[發明專利]一種具有高發光效率的發光二極管

在審

• 申請號: 201510912084.0
• 申請日: 2015-12-11
• 公開（公告）號: CN105355768A
• 公開（公告）日: 2016-02-24
• 發明（設計）人: 林志偉;陳凱軒;張永;卓祥景;姜偉;方天足;陳亮
• 申請（專利權）人: 廈門乾照光電股份有限公司
• 主分類號: H01L33/64
• 分類號: H01L33/64;H01L33/52;H01L33/44
• 代理公司: 揚州市錦江專利事務所 32106
• 代理人: 江平

技術領域

本發明涉及發光二極管的生產技術領域。

背景技術

近年來發光二極管得到發展迅猛，與半導體光電技術、新照明光源技術的發展緊密相關。隨著LED應用領域的不斷擴展，人們對LED芯片的性能也提出了越來越高的要求。需要不斷地提高LED發光功率。

隨著大功率LED普遍應用，LED由于內在缺陷導致的發光效率降低和可靠性變弱。改善LED的外延晶體質量和設計新的芯片結構成為解決此問題的重要途徑。目前主要通過改善外延晶體質量或采用更好的電流擴展材料來改善大電流下的內量子效率，采用更好的散熱材料來提高LED的可靠性。

但以上技術都是治標不治本，隨著LED發光功率的應用需要再提高，采用更大工作電流下，以上技術會再次面臨技術瓶頸。

發明內容

為了解決上述問題，本發明目的旨在提供可靠性高、具有高發光效率的發光二極管。

本發明技術方案是：在襯底上依次設置緩沖層、非故意摻雜層、n型導電層、有源區、電子阻擋層、p型導電層、p型歐姆接觸層和ITO透明導電層，在n型導電層上連接n電極，在n電極側面和外延層側面設置電極隔離層，在p型導電層上連接p電極，在芯片表面設置芯片保護層；其特征在于在朝向緩沖層的襯底表面設置形貌不同的PSS表面圖形，在p電極設置區域的襯底上的PSS表面圖形較其它區域大，且隨著遠離p電極設置區域，PSS表面圖形呈現漸變減小的規律；在p電極下方設置位錯阻擋層，所述位錯阻擋層設置在p電極設置區域內的ITO透明導電層以下至部分n型導電層；在位錯阻擋層下方設置位錯線密集區，所述位錯線密集區設置在p電極設置區域內的部分n型導電層以下至非故意摻雜層。

本發明通過在芯片p型電極底部設置位錯阻擋層，在位錯阻擋層下設置位錯集合區，減少發光區域的位錯密度，改善了發光區域的外延晶體質量，減弱大工作電流下Efficiency-Droop效應及提高了發光二極管的可靠性；采用位錯阻擋層起到了增加P電極的電流擴展效果，有效提高發光二極管的發光效率。

進一步地，所述位錯線密集區的面積不超過p電極面積的80%。所述位錯線密集區面積過大，造成相應的P電極面積增加，導致有源區的面積減小，降低發光二極管的發光效率降低。相應的位錯線密集區面積也較難做到很小，如果做太小了，無法達到外延層應力的有效釋放，外延晶體質量也會變差。

在制作位錯阻擋層時，所述位錯阻擋層上表面與p型歐姆接觸層齊平。采用此設計及制作方法，避免錯阻擋層過高或過低影響ITO的電流擴展效果。

在ITO透明導電層上的p電極區域不超過p電極總面積的10%。采用小于10%的p電極與ITO透明導電層接觸面積，有使得ITO透明導電層與p電極形成有效的連接，且避免接觸面積過大導致的P型電極可靠性變差。

附圖說明

圖1為本發明最終產品結構示意圖。

圖2-7為本發明的工藝過程圖。

具體實施方式

一、本發明的制造方法步驟如下：

1、提供一外延襯底，經過標準的掩膜、光刻過程，采用ICP蝕刻在襯底表面形成不同的表面形貌，在p電極設置區域的襯底表面形貌的PSS形貌較其它區域大且呈現一定的漸變減小的規律。如圖2所示。

2、采用MOCVD外延設備在外延襯底上依次形成緩沖層、非故意摻雜層、n型導電層（由四層n型導電層和三層電流阻擋層間隔組成）、有源區、電子阻擋層、p型導電層、p型歐姆接觸層。

3、通過襯底的PSS表面形貌大小在p電極設置區域逐漸變大，在p電極設置區形成位錯線密集區，位錯線密集區由緩沖層貫穿至表面的p型歐姆接觸層。同時，位錯線密集區的面積不超過p電極面積的80%。如圖3所示。

4、經過標準的掩膜、光刻過程，在p型歐姆接觸層上同時定義出p電極臺面、n電極臺面；

在制作過程中通常是以多個芯片同時制作的，因此，還可在相鄰的芯粒之間形成切割道。

以上定義是光刻版的模板轉移，就是把光刻版圖像轉移至表面，定義是在表面形成想要的圖像及區域。

5、采用ICP，在定義的p電極臺面區域內刻蝕去除p型歐姆接觸層、p型導電層、電子阻擋層、有源區和部分n型導電層，形成p電極臺面。

同時在定義的n電極臺面區域內刻蝕去除p型歐姆接觸層、p型導電層、電子阻擋層、有源區和部分n型導電層，形成n電極臺面。

如圖4所示。