[發明專利]一種基于FPGA的模塊電壓并行多路歸并排序方法

在審

• 申請號: 201510870931.1
• 申請日: 2015-12-01
• 公開（公告）號: CN105515420A
• 公開（公告）日: 2016-04-20
• 發明（設計）人: 馮武彤;熊家祚;李佩泫;劉爭艷
• 申請（專利權）人: 中國西電電氣股份有限公司
• 主分類號: H02M7/483
• 分類號: H02M7/483
• 代理公司: 西安通大專利代理有限責任公司 61200
• 代理人: 陸萬壽

技術領域

本發明屬于模塊化多電平型電壓源換流器控制領域，涉及一種基于FPGA 的模塊電壓并行多路歸并排序方法。

背景技術

基于電壓源換流器的輸電技術是一種新型的直流輸電技術，相比傳統直流 輸電具有很多好處。模塊化多電平換流器是近年來發展的一種新型電壓源換流 器，它具有諧波小，損耗小等優點。

控制設備根據交流電壓指令來決定在上下橋臂需要開通或關斷幾個子模 塊，以產生合適的交流電壓。并且，控制系統通過合適的算法保證每個子模塊 上的電壓基本相等。

在模塊化多電平型換流器控制中采用較多的有NLC算法。這種算法在每個 控制時刻先將子模塊上的電壓值采回，按照從小到大的順序對這些電壓進行排 序。然后根據橋臂上電流的方向確定需要打開的模塊。比如，若此時橋臂電流 為正，是對子模塊上的電容充電，那么從電壓最低的模塊開始選擇相應數量的 模塊，使之開通，其余模塊則關斷。

由于高的電平數會減少電網上的諧波，減少濾波裝置等，模塊化多電平的 電平數在不斷提高。隨著電平數的增加，每個控制周期要求的時間減小，但是 排序運算所需的計算量卻會增大。以冒泡算法為例，它的運算時間與電平數是 平方關系。因此縮短排序時間，研究新的排序方法變得非常重要。

發明內容

本發明的目的是提供一種基于FPGA的模塊電壓并行多路歸并排序方法， 大大減少了模塊電壓排序所需時間。

為實現上述目的，本發明采用以下技術方案：

一種基于FPGA的模塊電壓并行多路歸并排序方法，通過FPGA采集所有 子模塊上的電壓值，將采集的所有電壓值分解為多個兩路歸并，利用FPGA將 多個兩路歸并同時進行排序，所有兩路歸并排序后的結果再分組為多個兩路歸 并進行排序，重復此步驟直到所有電壓值合并為一路有序數據。

進一步，排序結果串行輸出或被隨機讀取。

本發明采用歸并排序上建立一種排序算法，利用FPGA的并行特性對歸并 排序進行了并行化，從而極大的提高了排序的速度，縮短了排序時間。

附圖說明

圖1為本發明方法的流程圖。

具體實施方式

下面結合實施例對發明作進一步的詳細說明。

以VCM硬件為例進行說明，但該方法的應用不局限于這種硬件結構。

VCM由一塊主控板，16塊光纖板組成，每個光纖板上有8路光接收和8 路光發射，負責接收換流閥模塊上的信息和把控制信息發到換流閥模塊上。光 線板通過背板總線于主控板進行通信。主控板負責接收上級設備指令、對模塊 電壓進行排序，產生觸發命令等。每塊板子的時鐘都是100MHz。假如不考慮 FPGA的資源占用情況，理想的情況下，在光接收板上不需要進行排序，而是 直接將數據送給主控板，由主控板統一進行排序。

因為采用FPGA進行排序，比較和數據交換可以在一個時鐘內完成。因此 只需要計算比較的次數，就可以得到排序所需要的時間。

對于一次多路歸并，假設為y組，共x個數，則需要比較y次確定一個數。 所有數據共需要比較xy次。

并行歸并時將所有數據先分為兩兩一組同時進行歸并，需要2*(2)個時鐘， (括號前為組數，括號內為總的數據數)再對第一次歸并的結果兩兩歸并，需 要2*(2*2)個時鐘，以此類推，每次歸并的時間是一個等比數列。總共需要 4(1+2+...2^n)個時鐘，即4(x/2-1)，n為歸并次數。這樣128個數總共需要63×4 個，即252個時鐘周期。

但考慮到大量的并行運算會嚴重耗費主控板上FPGA的邏輯資源，所以實 際可采用以下方案。假設有k個光接收板，每個接收板上有i個光接收管，首先 在接收板內部對i個數據進行排序。這樣得到k組有序數據，每組包含i個數據。 將k個接收板兩兩分成一組總共有k/2組。第一次排序需2×(2×i)個時鐘周期， 第二次歸并需要2×(2×2×i)個時鐘周期。因此總共需要4×i×(1-2^x)/(1-2)，簡 單起見，假定板子數量為2的整數次冪。則x為log2(k)。則需要的總的時鐘數 為4i(k-1)。

該排序方法的具體實施步驟為。

1.各個光纖板同時從換流閥模塊接收電壓信號，并在光纖板內部對本板接收 到的8個電壓進行排序，因為數據較少，所以可以采用任何排序方法，所需時 間不到1us。

2.各光纖板將排序好的電壓信號送給主控板