[發(fā)明專利]一種3D非易失性存儲器及其制造方法和降低功耗的方法

在審

• 申請?zhí)枺?/td>: 201510834302.3
• 申請日: 2015-11-25
• 公開（公告）號: CN105514113A
• 公開（公告）日: 2016-04-20
• 發(fā)明（設(shè)計）人: 景蔚亮;陳邦明
• 申請（專利權(quán)）人: 上海新儲集成電路有限公司
• 主分類號: H01L27/115
• 分類號: H01L27/115;H01L21/8247;G11C16/34
• 代理公司: 上海申新律師事務所 31272
• 代理人: 俞滌炯

技術(shù)領(lǐng)域

本發(fā)明涉及3D非易失性存儲器，尤其涉及一種基于FDSOI工藝 的3D非易失性存儲器及其制造方法和降低功耗的方法。

背景技術(shù)

隨著工藝節(jié)點越來越小，存儲器芯片的微縮制程面臨極限。為了 得到更高的存儲密度和讀取速度，各大生產(chǎn)廠商逐漸紛紛投入3D存 儲器工藝開發(fā)。3D存儲器技術(shù)的特點并非是通過芯片的堆疊或3D 封裝來實現(xiàn)，而是存儲單元采用的是3D工藝。例如，傳統(tǒng)的平面 NAND閃存存儲器，其存儲單元浮柵晶體管為平面晶體管，所有源端 和漏端位于同一平面，而3D-NAND存儲單元采用的是立體晶體管， 其源端和漏端分別在不同的平面，因而存儲區(qū)密度更高，單存儲芯片 的密度甚至能夠達到幾百GB量級。

如圖1所示，傳統(tǒng)的3D新型存儲器采用的是體硅工藝，其分為 兩個部分且這兩個部分只能由一個制造商生產(chǎn)，體硅之上的部分為 3D非易失性存儲器的存儲陣列；下面一部分是體硅，用于實現(xiàn)CMOS 邏輯電路，即3D存儲陣列的外圍電路，如譯碼電路、控制電路、輸 入輸出電路、讀寫電路等。此種3D新型存儲器可以應用于如eMMC (EmbeddedMultiMediaCard，嵌入式多媒體卡)、SSD(固態(tài)硬盤)、 controller(控制器)、FPGA(Field－ProgrammableGateArray，現(xiàn)場 可編程陣列)等應用中。而隨著工藝尺寸不斷減小，基于體硅工藝的 3D存儲器泄漏功耗越來越高，為了解決這一問題，大部分廠商不得 不采用DVFS(DynamicVoltageFrequencyScaling，動態(tài)電壓頻率調(diào) 整)這一方案來降低3D存儲器中泄漏功耗。

DVFS是一種芯片節(jié)能技術(shù)，即動態(tài)調(diào)節(jié)芯片的運行頻率和電壓， 從而降低功耗。一般情況下，對同一塊芯片，頻率越高，需要的電壓 也越高。降低頻率可以降低功耗，但是單純的降低頻率并不能節(jié)省功 耗，因為對于一個給定的任務，F(xiàn)*t(頻率與時間的乘積)是一個常 量，只有在降低頻率的同時降低電壓，才能真正的降低功耗。目前很 多芯片都支持DVFS，因為能夠節(jié)省大量功耗，DVFS技術(shù)已經(jīng)得到 了廣泛的應用，特別是在便攜式設(shè)備中。但是采用DVFS技術(shù)需要增 加許多額外的邏輯控制電路，使整個3D存儲器芯片更加復雜化，芯 片面積也會增加，從而導致3D存儲器生產(chǎn)成本會更高。

FDSOI(全耗盡絕緣體上硅)是指以絕緣體上硅代替?zhèn)鹘y(tǒng)的襯底 硅(即體硅)的基本技術(shù)，F(xiàn)DSOI工藝能夠有效減少寄生電容，提高 運行速度，同時FDSOI工藝使得晶體管電路與襯底隔離，從而大大 降低泄漏功耗。

因此，本領(lǐng)域的技術(shù)人員致力于開發(fā)一種基于FDSOI工藝的3D 非易失性存儲器的實現(xiàn)方法，減小寄生電容，提高了3D非易失性存 儲器的讀寫速度，并且具有更低的漏功耗。

發(fā)明內(nèi)容

有鑒于現(xiàn)有技術(shù)的上述缺陷，本發(fā)明所要解決的技術(shù)問題是如何 減小現(xiàn)有的3D非易失性存儲器的寄生電容，提高讀寫速度，并且具 有更低的漏功耗。

為實現(xiàn)上述目的，本發(fā)明提供了一種3D非易失性存儲器，所述 3D非易失性存儲器的硅襯底是FDSOI。

進一步地，包括硅襯底、埋氧層、單晶硅頂層和存儲陣列，所述 埋氧層被配置為充當所述硅襯底和所述單晶硅頂層之間的絕緣層；所 述單晶硅頂層被配置為實現(xiàn)所述3D非易失性存儲器的外圍CMOS邏 輯電路。

本發(fā)明還提供了一種如上所述的3D非易失性存儲器的制造方 法，所述存儲陣列和所述外圍CMOS邏輯電路由相同或不同的制造 工廠生產(chǎn)。

本發(fā)明還提供了一種基于如上所述的3D非易失性存儲器的降低 功耗的方法，通過調(diào)節(jié)背柵電壓，使晶體管能在更低的電壓下正常工 作。