[發明專利]一種生成RTL級IP核方法及裝置

有效

• 申請號: 201510791330.1
• 申請日: 2015-11-17
• 公開（公告）號: CN106709116B
• 公開（公告）日: 2019-12-10
• 發明（設計）人: 許思源;葉媲舟;黎冰;涂柏生
• 申請（專利權）人: 深圳市博巨興微電子科技有限公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 44224 廣州華進聯合專利商標代理有限公司
• 代理人: 閆曉欣

本發明提供了一種生成RTL級IP核方法及裝置，屬于專用集成電路領域。在本發明中，通過首先對高級語言程序進行高層次綜合以獲取多個行為級IP核；然后獲取每個行為級IP核的折衷曲線，折衷曲線為行為級IP核的面積與任務量關系曲線；再根據折衷曲線獲取每個行為級IP核對應的優選RTL級IP核；對對所有的優選RTL級IP核進行物理綜合以獲取數據結構網表；本發明通過所述一種生成RTL級IP核方法及裝置，使獲取的優選RTL級IP核具有最佳的性能比，在保證綜合性能的同時減小了面積。

技術領域

本發明涉及專用集成電路領域，特別涉及一種生成RTL級IP核方法及裝置。

背景技術

近十幾年來，由于軟件設計和硬件設計之間存在著一個缺口，也就是說，軟件設計總是比硬件設計快，所以人們現在正朝向于利用高層次綜合來加快硬件設計。因為硬件設計需要更多時間來調試，或者需要產生不同面積的IP(Intellectual Property，專用集成電路芯片知識產權)核。

利用高級綜合可以使用軟件工具(例如Cyberworkbench)把高級語言(例如C、C++、SystemC)的IP核轉換為行為描述語言(Verilog HDL、VHDL)的IP核，其優點在于可以通過使用不同的限制文件(FCNT)來獲得不同面積和不同性能的RTL(Resistor TransistorLogic，電阻晶體管邏輯)級模塊而不需要改變高級語言IP核中的內容。

當使用高級語言進行綜合時，所得到的硬件描述語言就比較復雜，一般的程序包括兩個部分，一部分是有限狀態機,而另一部分包括數據的輸入輸出。簡而言之，就是通過有限狀態機來控制數據的輸入和輸出。所以人們不需要花費大量時間去編寫低層次的硬件語言(例如VHDL和Verilog),而只需要通過編寫簡單易懂的高級行為描述語言，再進行高級綜合。

對于多處理器系統，如圖1所示，圖中包含了每個IP核(可綜合部分)，測試平臺(不可綜合部分)，AMBA-BUS總線和它們相對應的接口,每個IP核都映射到硬件電路中，測試平臺(不可綜合部分)映射到多核處理器中，它們之間的連接都是通過總線進行連接，每個IP核需要從總線讀取數據和返回數據。

對于每個IP核來說，如果大的面積進行綜合的話，所得到的性能也是最好的，反之，如果綜合成性能(例如延時)差、運行時間長的IP核，那么所需要的面積就小。現有技術僅僅將每個IP核按照最大面積進行綜合，所以沒有在保證綜合性能的同時減小面積。

發明內容

本發明提供了一種生成RTL級IP核方法及裝置，旨在解決現有技術無法在保證綜合性能的同時減小面積的問題。

本發明是這樣實現的，一種生成RTL級IP核方法，其包括以下步驟：

對高級語言程序進行高層次綜合以獲取多個行為級IP核；

獲取每個行為級IP核的折衷曲線，所述折衷曲線為行為級IP核的面積與任務量關系曲線；

根據所述折衷曲線獲取每個行為級IP核對應的優選RTL級IP核；

對所有的所述優選RTL級IP核進行物理綜合以獲取數據結構網表。

本發明還提供了一種生成RTL級IP核裝置，其包括：

行為級IP核獲取模塊，用于對高級語言程序進行高層次綜合以獲取多個行為級IP核；

折衷曲線獲取模塊，用于獲取每個行為級IP核的折衷曲線，所述折衷曲線為行為級IP核的面積與任務量關系曲線；

優選RTL級IP核獲取模塊，用于根據所述折衷曲線獲取每個行為級IP核對應的優選RTL級IP核；

數據結構網表獲取模塊，用于對所有的所述優選RTL級IP核進行物理綜合以獲取數據結構網表。