[發明專利]一種絕緣體上材料的制備方法

有效

• 申請號: 201510532134.2
• 申請日: 2015-08-26
• 公開（公告）號: CN105140171B
• 公開（公告）日: 2018-06-29
• 發明（設計）人: 狄增峰;賈鵬飛;薛忠營;陳達;馬駿;張苗
• 申請（專利權）人: 中國科學院上海微系統與信息技術研究所
• 主分類號: H01L21/762
• 分類號: H01L21/762
• 代理公司: 上海光華專利事務所(普通合伙) 31219
• 代理人: 余明偉

本發明提供一種制備絕緣體上材料的方法，包括以下步驟：S1：提供一襯底；S2：在所述襯底表面依次外延第一材料層、硼摻雜第一材料層及第二材料層；S3：重復步驟S2至少一次；S4：進行離子注入，使離子注入到最遠離所述襯底的所述第一材料層中；S5：提供一表面形成有絕緣層的基板，將所述絕緣層與位于頂層的第二材料層鍵合，形成鍵合片；S6：對鍵合片進行退火處理，使位于離子注入層上的所述硼摻雜第一材料層吸附離子形成微裂紋而剝離，得到絕緣體上材料。本發明中，所述襯底可以重復利用，從而降低了生產材料成本，并簡化了工藝流程；且離子注入劑量更低，有利于提高晶體質量，減少注入成本；本發明得到的絕緣體上材料表面非常光滑，無需拋光。

技術領域

本發明屬于微電子領域，涉及一種絕緣體上材料的制備方法。

背景技術

根據國際半導體產業技術發展藍圖的預測，2015年集成電路加工工藝將減小到到15納米，2019年達到11納米。隨著集成電路技術發展到22納米及以下節點時，傳統器件所采用的材料和器件結構將會接近或達到它們的極限。近年來，絕緣體上材料以其獨特的絕緣埋層結構，能降低襯底的寄生電容和漏電電流，在低壓、低功耗、高溫、抗輻射器件等諸多領域得到了廣泛的應用。SOI(絕緣體上硅，Silicon on Insulator)結構被認為是延續摩爾定律發展的關鍵襯底材料之一。

通常絕緣體上材料的制備包括以下技術：1.通過外延、鍵合、智能剝離或背部研磨等工藝流程；2.注氧隔離技術。傳統的絕緣體上材料剝離方法有離子注入剝離法、等離子體吸入剝離法、機械剝離法、絕緣體上材料減薄技術等。其中離子注入剝離得到的絕緣體上材料表面很粗糙，并且在超低能量注入情況下會引起同位素效應或表面損傷，同時很難控制；等離子體吸附剝離耗時長，材料消耗大，不適宜大規模生產；機械剝離法需要引入機械，產品成品率及產量不可控；而絕緣體上材料減薄技術步驟繁瑣，例如制備超薄SOI，需要不斷氧化，時間較長且能耗大，并且隨著頂層硅厚度的減小，氧化條件會越來越苛刻，增加了困難；注氧隔離技術雖然方法較為簡單，但目前仍然難以制備高質量的超薄絕緣體上材料。

目前智能剝離(Smart cut)工藝已經成為制備SOI材料的主流方法，其中離子注入和鍵合是至關重要的兩步。傳統的Smart cut工藝需要6×10¹⁶cm-3的注入劑量，既占用了大量的離子注入成本，又導致了較高密度的注入缺陷。同時，傳統的智能剝離仍然存在生產材料成本較高、工藝流程較為繁瑣的問題。

因此，如何提供一種制備絕緣體上材料的方法，以降低生產材料成本、提高絕緣體上材料的質量并簡化工藝流程，成為本領域技術人員亟待解決的一個重要技術問題。

發明內容

鑒于以上所述現有技術的缺點，本發明的目的在于提供一種制備絕緣體上材料的方法，用于解決現有技術中制備絕緣體上材料的生產材料成本較高、工藝流程較為繁瑣且絕緣體上材料具有較高密度的注入缺陷的問題。

為實現上述目的及其他相關目的，本發明提供一種制備絕緣體上材料的方法，包括以下步驟：

S1：提供一襯底；

S2：在所述襯底表面依次外延第一材料層、硼摻雜第一材料層及第二材料層；

S3：重復所述步驟S2至少一次；

S4：進行離子注入，使離子注入到最遠離所述襯底的所述第一材料層中；

S5：提供一表面形成有絕緣層的基板，將所述絕緣層與位于頂層的所述第二材料層鍵合，形成鍵合片；

S6：對所述鍵合片進行退火處理，使位于離子注入層上的所述硼摻雜第一材料層吸附離子形成微裂紋，使所述鍵合片從所述硼摻雜第一材料層處剝離，得到自下而上依次包括基板、絕緣層及第二材料層的絕緣體上材料。

可選地，所述第一材料層選自SiGe、SiGeSn、GaAs、AlAs、AlGaAs及InGaAs中的任意一種。