[發明專利]一種快速細步進捷變頻雷達信號產生裝置

在審

• 申請號: 201510523102.6
• 申請日: 2015-08-24
• 公開（公告）號: CN105137401A
• 公開（公告）日: 2015-12-09
• 發明（設計）人: 張文旭;王亞梁;阮帥;陳亞靜
• 申請（專利權）人: 哈爾濱工程大學
• 主分類號: G01S7/282
• 分類號: G01S7/282
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域

本發明屬于通信、雷達等發射機信號產生系統領域，具體涉及的是采用載頻信號與脈沖信號的調制，基于FPGA平臺采用DDS+DAS+PLL混合合成技術的快速細步進捷變頻雷達信號產生裝置。

背景技術

近幾十年來，出現了一種捷變頻雷達。它發射的是脈沖調制信號，其載波可以在一定頻率范圍內進行快速變化。頻率捷變雷達不僅具有抗干擾能力強，電磁兼容性好等優點，而且其還可以增加雷達探測距離、提高跟蹤精度和消除二次環繞回波，抑制海浪雜波以及其他分布雜波的干擾，提高雷達的目標分辨能力，減小多路徑傳輸的誤差等。因此，捷變頻雷達在機載、艦載和地面設備中被廣泛使用。但隨之出現了一個新的問題，傳統的雷達信號多采用PLL技術，由于其存在頻率預置時間和鎖定時間，頻率捷變的速度不是很高，這使得傳統的信號源不能用于模擬捷變頻雷達信號。為了適應現代捷變頻雷達信號頻率分辨率高和轉換速度快的需求，需要進行新型頻率合成技術的優化。

在捷變頻雷達信號生成方面，文獻《低雜散、捷變頻頻率合成技術研究》其采用的是DDS+PLL的方案，其方案通過系統的復雜度來換取高頻率跳變，與本發明中的方法有所差別。《S波段帶寬捷變頻頻率源研究》主要是基于S波段的捷變頻信號的設計，采用的DDS+DAS的方案。《寬帶捷變頻頻率合成器的研究與設計》介紹的是L波段的捷變頻頻率合成器設計，均與本發明中的快速細步進的捷變頻頻率合成方法有別。專利《增強雜散抑制的捷變頻頻率合成器》是采用DDS生成載頻信號再經過分頻的方式進行捷變頻信號的設計，專利《一種基于DDS非線性特性簡化的捷變頻頻率合成器》只采用DDS的方式去生成信號，《一種用于電子對抗系統的捷變頻頻率合成器》是采用PLL混頻的方式去生成信號，步進大，均與本發明中的捷變頻雷達信號生成方式有別。

發明內容

本發明的目的是提供一種快速細步進捷變頻雷達信號產生裝置。

本發明的目的是這樣實現的：

一種快速細步進捷變頻雷達信號產生裝置，包括電源1、晶振2、FPGA平臺3、控制單元4、數模轉換器5以及EPROM6，其中電源1為系統所需器件提供各種電源輸入，晶振2為FPGA平臺3提供輸入時鐘參考，控制單元4為FPGA平臺3提供控制信號輸入，經過FPGA平臺3輸出的數字量送到數模轉換器5產生裝置所需的模擬信號輸出，EPROM6為FPGA平臺3提供加載配置程序；

FPGA平臺3利用晶振2和鎖相環模塊31產生一個足夠高頻率的基準時鐘，在此基準時鐘下，通過DDS模塊32產生載頻信號，由脈沖信號發生器33生成脈寬可調的和幅度可調的脈沖信號，數據由控制單元控制輸出，經過混頻器34將信號調制在一起，經過數模轉換器5輸出捷變頻信號；

捷變頻雷達信號通過采用控制單元12對DDS模塊13進行控制，包括：

步驟1：將晶振輸入的參考時鐘通過鎖相環倍頻產生基準時鐘；

步驟2：利用控制單元實現對捷變頻雷達信號類型、通道數量、脈沖寬度、脈沖重復周期、載波頻率的模式選擇；

步驟3：將DDS模塊輸出的載波頻率與脈沖信號產生模塊輸出的脈沖信號進行調制，輸出所設置類型的捷變頻雷達信號；

所述DDS模塊13采用并行方式輸出載頻信號，內部相位累加器模塊采用流水線的方式進行相位累加，其中輸出的載頻信號的頻率為：F_out＝f_clk·M/2^N，其中F_out為輸出頻率，f_clk為采樣時鐘，M為頻率控制字，N為相位累加器的位數，將頻率控制單元進行相應模塊的檔位選擇，在頻率控制字前加一個乘法器，一端是相對應的檔位選擇，另一端是頻率控制字的輸入設置端。

本發明的有益效果在于：本發明采用的并行的方式進行頻率合成，并采用DDS+DAS+PLL的混合方式，通過控制單元的模式選擇，進行相對應的載頻信號的選擇和脈沖信號形式，并且在于DDS也給出了對應的優化方案，在此基礎上提高了器件的工作速度，結合混合模式，形成的捷變頻信號有高分辨率、轉換速度快、步進細等優勢。

附圖說明

圖1本發明的裝置結構框圖；

圖2本發明FPGA內部方法實現流程圖；

圖3本發明相位累加器流水線示意圖；

圖4脈間捷變頻雷達信號生成圖；

圖5脈組捷變頻雷達信號生成圖。

具體實施方式

下面結合附圖舉例對本發明做更詳細地描述：