[發明專利]模式選擇平衡編碼互連

有效

• 申請號: 201510450907.2
• 申請日: 2015-06-26
• 公開（公告）號: CN105302764B
• 公開（公告）日: 2018-10-12
• 發明（設計）人: M·W·勒德迪格;S·H·哈爾;C·斯里拉馬;O·B·奧魯瓦弗米;A·贊特諾拉米雷茲;M·C·法科納
• 申請（專利權）人: 英特爾公司
• 主分類號: G06F15/16
• 分類號: G06F15/16;G06F13/40;G06F13/42
• 代理公司: 中國專利代理(香港)有限公司 72001
• 代理人: 楊美靈;付曼

本發明涉及一種模式選擇平衡編碼互連。本文描述了一種裝置。該裝置包括多個導體，其中至少一個導體為一般模式導體。該裝置還包括一個編碼器以編碼要在該多個導體上傳送的數據，其中根據一個編碼矩陣限制該一般模式導體的數據速度并最大化其它導體的數據速度。

技術領域

本技術一般涉及用于減少計算設備中信號線之間串擾的技術。更具體的，本公開描述了利用具有最大帶寬的數據總線的信號線間串擾的編碼技術。

背景技術

現代計算設備繼續將數量漸增的組件包含在較小的設備機箱中。隨著機箱容積的減小，組件間數據總線的布線密度增加，這導致相應增加了數據總線的信號線間串擾噪聲。串擾易于降低總線性能，這易于限制數據總線可在組件間成功傳輸數據的數據速率。減少數據總線中串擾的一種方式是增加信號線的間距，這限制了能達到的小型化程度。

附圖說明

圖1是具有減少串擾的信令模塊的示例計算系統的框圖；

圖2是示出了位于總線的驅動和接收端的示例信令模塊對的框圖；

圖3是由四輸入編碼器使用的編碼過程的數學表示，例如圖2的其中一個編碼器；

圖4是當以被一般模式互連抑制的方式編碼四個互連時說明一般模式效果的四眼圖的圖示；

圖5A是由四輸入編碼器使用的編碼矩陣W；

圖5B是用于四輸入編碼器的編碼矩陣的示例；

圖6是由解碼器使用的解碼過程的圖示；

圖7A是由N輸入編碼器使用的解碼矩陣I，其中N對應耦合至解碼器的信號線數量；

圖7B是用于四輸入解碼器的解碼矩陣的示例；

圖8A是說明了在最大速度下運行的一般模式互連的四眼圖的圖示；

圖8B是說明了平衡編碼導體的四眼圖的圖示；

圖9是寬四位組至四位組間距的圖示；

圖10是窄四位組至四位組間距的圖示；

圖11是總結用于提升互連的最大帶寬的方法的過程流程圖；

圖12是根據本技術的前送時鐘架構的圖示；

圖13是傳送物理層的示例；以及

圖14是接收物理層的示例。

貫穿本公開以及附圖所使用的相同附圖標記涉及相同的組件和特征。100系列的附圖標記涉及最初在圖1中發現的特征；200系列的附圖標記涉及最初在圖2中發現的特征；以此類推。

具體實施方式

本文公開的主題涉及用于在數字系統的組件間傳送信息的信令技術，例如舉例來說主板上的存儲器總線。每個組件可包括具有編碼塊的輸入/輸出（I/O）傳送器以及具有解碼塊的I/O接收器。在組件間傳送的數據被編碼和解碼從而消除串擾的負面效果并提高信號質量。本文公開的信令技術提供在封裝、印刷電路板（PCB）、多芯片模塊（MCM）以及多芯片封裝（MCP）上布線密度和總線速度兩方面的顯著提升。提高布線密度和總線速度能夠將更多功能設計在更小的體積中并有助于根據摩爾定律促進計算機性能的擴展。