[發明專利]用于疊層集成電路的雙面互連CMOS

有效

• 申請號: 201510373346.0
• 申請日: 2011-04-06
• 公開（公告）號: CN104882441B
• 公開（公告）日: 2018-10-02
• 發明（設計）人: A·錢德雷薩卡蘭;B·亨德森
• 申請（專利權）人: 高通股份有限公司
• 主分類號: H01L25/18
• 分類號: H01L25/18;H01L25/065;H01L23/00;H01L23/48;H01L23/525
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 李小芳

公開了用于疊層集成電路的雙面互連CMOS。疊層集成電路(IC)可以將第二層晶片聯結到雙面的第一層晶片的方式來制造。該雙面的第一層晶片包括該晶片正面和反面上的后端制程(BEOL)層。第一層晶片內的延伸觸點連接正面和反面BEOL層。延伸觸點延伸穿過第一層晶片的結。第二層晶片通過該延伸觸點耦合到第一層晶片的正面。附加觸點將第一層晶片內的器件耦合到正面BEOL層。在疊層IC中使用雙面晶片時，可降低該疊層IC的高度。疊層IC可包括功能等同的各晶片或功能不同的各晶片。

本申請是申請日為2011年4月6日、申請號為201180018782.6(國際申請號PCT/US2011/031386)、發明名稱為“用于疊層集成電路的雙面互連CMOS”的中國專利申請的分案申請。

技術領域

本公開一般涉及集成電路。尤其地，本公開涉及封裝集成電路。

背景技術

疊層IC通過垂直堆疊管芯增強了器件功能性并減小了所占據的面積。在疊層IC中，第二管芯堆疊在第一管芯上，這允許構造擴展到三維(3D)。疊層IC允許具有更多數量組件的產品適應小的尺寸規格(form factor)。半導體管芯的組件密度是管芯中組件數目除以管芯面積。例如，在管芯上堆疊相同管芯使得同樣面積中的組件數目近似增加一倍以使組件密度增加一倍。在將第二管芯堆疊在第一管芯上時，這兩個管芯共享相同封裝并通過該封裝向外部器件通信。

可使用若干方法來堆疊管芯，包括堆疊封裝(PoP)工藝以及穿硅堆疊(TSS)工藝。但是，在一些應用中，疊層IC的高度是受約束的。例如，超薄蜂窩電話可能不支持具有多個管芯的疊層IC。因此，需要降低疊層IC的厚度。

發明內容

根據本公開的一個方面，疊層集成電路包括第一層晶片。該疊層集成電路還包括延伸穿過該第一層晶片中的結以用于提供通過該第一層晶片的電連接性的第一延伸觸點。該疊層集成電路還包括附連到該第一層晶片的第二層晶片。該第二層晶片包括電耦合到該第一延伸觸點的電組件。

根據本公開的另一方面，制造疊層集成電路的方法包括打薄第一層晶片以暴露延伸穿過該第一層晶片的結的延伸觸點。該延伸觸點耦合到正面后端制程層。該方法還包括在打薄該第一層晶片后在該第一層晶片上沉積電介質。該方法還包括在該電介質上沉積反面后端制程層，該反面后端制程層耦合到該延伸觸點。該方法還包括在沉積該后端制程層后將第二層晶片聯結到該第一層晶片，以使得該第二層晶片上的電路通過該延伸觸點耦合到該正面后端制程層。

根據本公開的另一方面，制造疊層集成電路的方法包括打薄第一層晶片以暴露延伸穿過該第一層晶片的源區和漏區中的至少一個的延伸觸點的步驟。該延伸觸點耦合到正面后端制程層。該方法還包括在打薄該第一層晶片后在該第一層晶片上沉積電介質的步驟。該方法還包括在該電介質上沉積反面后端制程層的步驟，該反面后端制程層耦合到該延伸觸點。該方法還包括在沉積該后端制程層后將第二層晶片聯結到該第一層晶片，以使得該第二層晶片上的電路通過該延伸觸點耦合到該正面后端制程層的步驟。

根據本公開的另一方面，疊層集成電路包括在正面具有第一后端制程層并在反面具有第二后端制程層的第一層晶片。該疊層集成電路還包括用于通過所述第一層晶片的結將所述第一后端制程層耦合到所述第二后端制程層的裝置。該疊層集成電路進一步包括在所述第一層晶片的所述反面上耦合到所述第二后端制程層的第一接觸焊盤。該疊層集成電路還包括在正面具有第三后端制程層的第二層晶片。該疊層集成電路進一步包括在該第二層晶片的正面上、耦合到該第三后端制程層并耦合該第一接觸焊盤的第二接觸焊盤。該耦合裝置將將該第三后端制程層耦合到該第一后端制程層。