[發明專利]高速時脈比較器與其方法

有效

• 申請號: 201510367518.3
• 申請日: 2015-06-26
• 公開（公告）號: CN105281719B
• 公開（公告）日: 2018-10-26
• 發明（設計）人: 林嘉亮
• 申請（專利權）人: 瑞昱半導體股份有限公司
• 主分類號: H03K5/22
• 分類號: H03K5/22
• 代理公司: 隆天知識產權代理有限公司 72003
• 代理人: 李昕巍;趙根喜

本發明公開一種高速時脈比較器與其方法，高速時脈比較器包含有電壓/電流轉換器、第一自柵極疊接電路、第二自柵極疊接電路以及閂鎖電路。電壓/電流轉換器接收第一電壓和第二電壓，且依據時脈信號輸出第一電流與第二電流。第一自柵極疊接電路接收第一電流，依據時脈信號輸出第三電流。第二自柵極疊接電路接收該第二電流，依據時脈信號輸出第四電流。閂鎖電路接收第三電流與第四電流，建立第三電壓與一第四電壓來表示第三電流與第四電流之間的解析。第一自柵極疊接電路依據第三電壓的電平有條件地關閉，第二自柵極疊接電路依據第四電壓的電平有條件地關閉。本發明能快速分析兩個信號間的比較結果，之后自動開閉以節省功率，實現高速處理和低功耗。

技術領域

本發明涉及比較器技術領域，尤其涉及一種高速時脈比較器與其方法。

背景技術

本領域技術人員將能夠理解本發明所使用的用語以及相關微電子學基本概念，例如P型通道金屬氧化物半導體晶體管(p-channel metal-oxide semiconductor，PMOS)、N型通道金屬氧化半導體晶體管(n-channel metal-oxide semiconductor，NMOS)和“柵極”、“源極”、“漏極”、“電壓”、“電流”、“電路”、“電路節點”、“電源供應”、“接地”、“差動對”、“偽差動對”、“時脈”、“比較器”、“反相器”以及“閂鎖”。這些用語的基本概念是現有技術，例如公開于教科書：“類比CMOS集成電路設計”，貝赫·拉扎維，麥格羅-希爾(ISBN0-07-118839-8)，因此將不再詳細解釋說明。

時脈比較器為一種依據一時脈定義的時序信號來以偵測差動信號的電路。差動信號包含第一端和第二端。時脈比較器依據時序信號接收差動信號以及輸出邏輯判斷。其中，一個時脈的相位中，差動信號的第一端電平和差動信號的第二端電平比較后，產生一分析比較的結果的邏輯判斷。如果第一端電平為高于第二端電平，邏輯判斷被設定為“高”；如果第一端電平為低于第二端電平，邏輯判斷被設定為“低”。時脈比較的優點，有兩個不可忽視因素：速度和功率消耗。時脈比較器的速度方面在于如何快速分析出一個小的差動信號，于此差動信號的第一端電平非常接近第二端電平。時脈比較器的功率消耗方面是指實現該比較函數的所需功耗。實際上，速度和功率消耗之間會有一些權衡折衷的現象?，F有技術中，比較一個小的差動信號會比比較一個大的差動信號需要更長的時間分析。因此，需使用前置放大器實現高速處理功效，放大差動信號實現分析比較結果的功能。然而，使用前置放大器將增加整體功率的消耗。

發明內容

本發明的目的的一提供一具有高速處理和低功率消耗的比較器。

本發明的目的的一使一個比較器能夠快速分析兩個信號之間的比較結果，比較器分析后自動關閉以節省功率。

本發明的一實施例提供了一種高速時脈比較器。高速時脈比較器包含有一電壓/電流轉換器、一第一自柵極疊接電路、一第二自柵極疊接電路、以及一閂鎖電路。電壓/電流轉換器接收第一電壓和第二電壓，且依據一時脈信號輸出一第一電流與一第二電流。第一自柵極疊接電路接收第一電流，依據時脈信號輸出一第三電流。第二自柵極疊接電路接收該第二電流，依據時脈信號輸出一第四電流。閂鎖電路，接收第三電流與第四電流，建立一第三電壓與一第四電壓來表示第三電流與第四電流之間的解析。其中第一自柵極疊接電路依據該第三電壓的電平有條件地關閉(Shut off)，及該第二自柵極疊接電路依據該第四電壓的電平有條件地關閉。

在本發明的一個實施例中，第一自柵極疊接電路包含一個內部反饋路徑。

在本發明的另一個實施例中，內部反饋路徑包含：一疊接電路元件，其柵極接收一第一內部電壓，疊接電路元件讓第一電流流過，輸出第三電流給閂鎖電路，以讓閂鎖電路建立第三電壓；一主動開關被時脈信號控制，用以耦接第三電壓至第二內部電壓；以及一反相器接收第二內部電壓和輸出第一內部電壓。

在本發明的另一個實施例中，該時脈信號包含一第一相位和一第二相位。