[發明專利]元件的制造方法

有效

• 申請號: 201510029812.3
• 申請日: 2007-12-14
• 公開（公告）號: CN104617043B
• 公開（公告）日: 2019-04-16
• 發明（設計）人: 普翰屏;樓百堯;王宗鼎;蕭景文;卿愷明;郭正錚;邱文智;魯定中;侯上勇
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/78
• 分類號: H01L21/78;H01L21/50
• 代理公司: 隆天知識產權代理有限公司 72003
• 代理人: 張浴月;李玉鎖

本發明涉及一種元件的制造方法。提供基底，包括多個芯片，芯片間是以切割線區域分隔，其中基底上至少形成一結構層。以黃光光刻和蝕刻工藝移除切割線區域中的部分結構層，形成多個開口。沿著切割線區域切割基底。在另一個實施例中，提供第一基底，其中第一基底上至少形成第一結構層。圖形化第一結構層，于第一切割線區域中形成多個第一開口。提供第二基底，其中第二基底上至少形成第二結構層。圖形化第二結構層，于第二切割線區域中形成多個第二開口。接合第一基底和第二基底，形成堆疊結構。沿著第一切割線區域和第二切割線區域切割堆疊結構。本發明提出的半導體元件的制造方法可減少切割工藝產生的剝離、崩缺或脫層等問題，改善生產合格率。

本申請是申請號為200710199881.4、申請日為2007年12月14日、發明名稱為“元件的制造方法”的發明專利申請的分案申請。

技術領域

本發明涉及一種半導體元件制造方法，特別涉及一種半導體元件的切割工藝。

背景技術

半導體技術持續的致力于縮減集成電路的尺寸和制造成本。檢測集成電路性能的方法使晶體管以最大的時鐘速度(clock speed)進行運作，其取決于晶體管能開關多快與信號能傳遞多快。

半導體工業面臨以下問題，當集成電路持續的微縮，其性能會受限于集成電路中內連接的信號延遲時間(signal delay time)。集成電路是以絕緣材料包圍的次微米尺寸的三維金屬線，其內連接延遲可定義如下：內連接延遲為內連接電阻R，與內連接金屬對于相鄰層的寄生電容C的乘積。因為集成電路持續的微縮，金屬線相當接近，進而造成寄生電容C顯著增加，且由于線路剖面縮小，內連接電阻R也顯著增加。因此，需要使用低介電材料降低內連接RC延遲時間。

半導體工藝使用低介電材料遇到許多問題，圖1A～圖1C顯示低介電材料在切割工藝遇到的問題。如圖1A所示，晶片100包括多個芯片102、104、106和108，而芯片間以切割線區域110分隔。圖1B為圖1A的放大圖，其顯示芯片102、104、106和108由切割線區域110分隔。芯片包括金屬的密封條112(seal ring)，以保護芯片中的元件。請參照圖1C，在完成芯片102、104、106和108的半導體元件的工藝步驟后，對晶片100進行切割以分隔芯片102、104、106和108，形成切割路徑114，然而由于應力集中的效應，很容易于芯片102、104、106和108的邊角產生剝離118(peeling)和崩缺116(chipping)，特別當半導體元件的金屬間介電層使用低介電常數材料時，更容易發生剝離118，且也可能發生脫層(delamination)的問題。

請參照圖1D，晶片100于切割線區域110中還包括多個測試鍵122(test key)，以于半導體工藝的中間步驟檢測半導體元件的電性。如圖所示，在切割工藝中，可能會于鄰近測試鍵122的位置產生剝離、崩缺或脫層120，而所述缺陷有時會跨過密封條112，造成半導體元件合格率降低。

發明內容

本發明的目的在于提出一種半導體元件制造方法。

根據上述問題，本發明提供一種元件的制造方法。提供基底，包括多個芯片，芯片間是以切割線區域分隔，其中基底上至少形成一結構層。以黃光光刻和蝕刻工藝移除切割線區域中的部分結構層，形成多個開口，沿著切割線區域，以穿過上述開口的方式切割基底。

如上所述的元件的制造方法，其中以該黃光光刻和蝕刻工藝移除該切割線區域中的部分結構層，形成所述開口的步驟包括：形成光致抗蝕劑層于該基底上；以光刻工藝定義該光致抗蝕劑層，形成一光致抗蝕劑圖案；以及以該光致抗蝕劑圖案為掩模，蝕刻該結構層，形成所述開口。

如上所述的元件的制造方法，其中所述至少一結構層包括介電層和導電層。

如上所述的元件的制造方法，其中所述開口僅鄰近所述芯片的邊角。

如上所述的元件的制造方法，其中所述開口是十字形。