[發明專利]用于經由數據掩蔽來降低存儲器I/O功率的系統、方法和計算機可讀介質

有效

• 申請號: 201480061437.4
• 申請日: 2014-11-13
• 公開（公告）號: CN105706168B
• 公開（公告）日: 2018-07-03
• 發明（設計）人: H-J·羅;D·全
• 申請（專利權）人: 高通股份有限公司
• 主分類號: G11C7/10
• 分類號: G11C7/10;G06F13/16
• 代理公司: 永新專利商標代理有限公司 72002
• 代理人: 張揚;王英

公開了用于降低存儲器I/O功率的系統和方法。一個實施例是一種系統，包括片上系統(SoC)、DRAM存儲器設備以及數據掩蔽功率降低模塊。所述SoC包括存儲器控制器。所述DRAM存儲器設備經由多個DQ管腳耦合到所述存儲器控制器。所述數據掩蔽功率降低模塊包括被配置為在數據掩蔽操作期間將所述DQ管腳驅動到功率節省狀態的邏輯單元。

背景技術

動態隨機存取存儲器(DRAM)被用在各種計算設備(例如，個人計算機、膝上型計算機、筆記本計算機、視頻游戲控制臺、便攜式計算設備、移動電話等)中。DRAM是一種類型的易失性存儲器，其將數據的每個比特存儲在集成電路內的單獨的電容器中。電容器可以被充電或放電。采用這兩個狀態來表示比特的兩個值，常規上被稱為0和1。因為電容器漏電，所以信息最終漸弱，除非電容器電荷被周期性地得到補充。因為這個更新要求，所以與SRAM和其它靜態存儲器相反，DRAM被稱為動態存儲器。

DRAM的優勢是其結構的簡易(每比特僅需要一個晶體管和一個電容器)，這允許DRAM達到非常高的密度。然而，隨著DRAM密度和速度要求持續增長，存儲器功耗正成為重要的問題。

DRAM內的功率通常被分類為內核存儲器陣列功率和非內核功率。內核存儲器陣列功率指代用于保持比特單元/陣列中的所有數據并且管理泄露和刷新操作的功率。非內核功率指代用于將所有數據傳入和傳出存儲器設備、感測放大器并且管理外圍邏輯單元、復用器、內部總線、緩沖器、輸入/輸出(I/O)驅動器和接收機的功率。降低非內核功率是重要的問題。

用于降低非內核功率的現有的解決辦法典型地涉及減小操作電壓、減小負載電容或每當不要求性能時暫時地降低操作頻率。然而，這些解決辦法未能解決要求很高的帶寬密集型使用情況。其它解決辦法嘗試減小與存儲器系統相關聯的數據活動因子。數據活動因子k指代在固定時段內存儲器訪問系統中的0到1的切換或轉變的數量。例如，在下面的單個導線上的8節拍序列0、1、0、1、0、1、0、1中，k＝0.5。已經針對特定類型的數據(諸如使用圖像壓縮的顯示幀緩沖器)提出了對減小數據活動因子的嘗試。這典型地在源(即，顯示硬件引擎)處執行。然而，這樣的解決辦法是非常專用的并且受限于這種類型的顯示數據，這種類型的顯示數據典型地占總DRAM使用的相對小的百分比。

因此，在本領域中仍然存在對用于節省DRAM存儲器系統中的存儲器I/O功率的改進的系統和方法的需求。

發明內容

公開了用于降低存儲器I/O功率的系統和方法。一個實施例是一種系統，其包括片上系統(SoC)、DRAM存儲器設備以及數據掩蔽功率降低模塊。所述SoC包括存儲器控制器。所述DRAM存儲器設備經由多個DQ管腳耦合到所述存儲器控制器。所述數據掩蔽功率降低模塊包括被配置為在數據掩蔽操作期間將所述DQ管腳驅動到功率節省狀態的邏輯單元。

另一個實施例是一種用于降低存儲器I/O功率的方法。一種這樣的方法包括：確定經由多個DQ管腳耦合到存儲器控制器的DRAM存儲器設備的類型；基于所述DRAM存儲器設備的所述類型來選擇多個DQ管腳狀態中的一個DQ管腳狀態，以用于在數據掩蔽操作期間降低與所述DRAM存儲器設備相關聯的存儲器I/O功率；啟用所述數據掩蔽操作；以及在所述數據掩蔽操作期間，將所述DQ管腳驅動到所選擇的DQ管腳狀態。

附圖說明

在附圖中，除非另外指示，否則遍及各個視圖，相似的附圖標記指代相似的部分。對于具有諸如“102A”或“102B”的字母字符標記的附圖標記，字母字符標記可以區分出現在同一附圖中的兩個相似的部分或元素。當旨在使附圖標記涵蓋在所有附圖中具有相同附圖標記的所有部分時，可以省略附圖標記的字母字符標記。

圖1是用于經由數據掩蔽來降低存儲器I/O功率的系統的實施例的框圖。

圖2是示出了默認的數據掩蔽操作的實施例的時序圖。

圖3是示出了用于在數據掩蔽期間降低存儲器I/O功率的保持上一狀態的實施例的時序圖。