[實(shí)用新型]一種基于PCI-E總線技術(shù)的加解密卡

有效

• 申請(qǐng)?zhí)枺?/td>: 201420773575.2
• 申請(qǐng)日: 2014-12-09
• 公開（公告）號(hào): CN204390237U
• 公開（公告）日: 2015-06-10
• 發(fā)明（設(shè)計(jì)）人: 王卓;田心;劉振;孫葆青;羅世新
• 申請(qǐng)（專利權(quán)）人: 航天信息股份有限公司
• 主分類號(hào): G06F21/77
• 分類號(hào): G06F21/77;G06F21/62
• 代理公司: 北京工信聯(lián)合知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙) 11266
• 代理人: 李勇

技術(shù)領(lǐng)域

本實(shí)用新型涉及保護(hù)計(jì)算機(jī)或計(jì)算機(jī)系統(tǒng)的安全裝置技術(shù)領(lǐng)域，具體涉及一種基于PCI-E總線技術(shù)的加解密卡。

背景技術(shù)

隨著科技不斷發(fā)展和信息的迅速傳播，現(xiàn)有加解密卡主要采用PCI的總線連接方式。PCI的英文全稱為Peripheral??Component?Interconnect，即外部設(shè)備互聯(lián)總線，是于1993年推出的PC局部總線標(biāo)準(zhǔn)。傳輸帶寬最高僅為133MB/s(33MHZ?X?32bit/8)，遠(yuǎn)遠(yuǎn)無(wú)法滿足現(xiàn)階段大數(shù)據(jù)量交換的需求，因此，2001年的春季，英特爾公司就提出了要用新一代的技術(shù)取代PCI總線和多種芯片的內(nèi)部連接，并稱之為第三代I/O總線技術(shù)。隨后在2001年底，包括Intel、AMD、DELL、IBM在內(nèi)的20多家業(yè)界主導(dǎo)公司開始起草新技術(shù)的規(guī)范，并在2002年完成，對(duì)其正式命名為PCI?Express。它采用了目前業(yè)內(nèi)流行的點(diǎn)對(duì)點(diǎn)串行連接，比起PCI以及更早期的計(jì)算機(jī)總線的共享并行架構(gòu)，每個(gè)設(shè)備都有自己的專用連接，不需要向整個(gè)總線請(qǐng)求帶寬，而且可以把數(shù)據(jù)傳輸率提高到一個(gè)很高的頻率，達(dá)到PCI所不能提供的高帶寬。

?PCI?Express總線是一種完全不同于過(guò)去PCI總線的一種全新總線規(guī)范，與PCI總線共享并行架構(gòu)相比，PCI?Express總線是一種點(diǎn)對(duì)點(diǎn)串行連接的設(shè)備連接方式，點(diǎn)對(duì)點(diǎn)意味著每一個(gè)PCI?Express設(shè)備都擁有自己獨(dú)立的數(shù)據(jù)連接，各個(gè)設(shè)備之間并發(fā)的數(shù)據(jù)傳輸互不影響，而對(duì)于過(guò)去PCI那種共享總線方式，PCI總線上只能有一個(gè)設(shè)備進(jìn)行通信，一旦PCI總線上掛接的設(shè)備增多，每個(gè)設(shè)備的實(shí)際傳輸速率就會(huì)下降，性能得不到保證。PCI?Express以點(diǎn)對(duì)點(diǎn)的方式處理通信，每個(gè)設(shè)備在要求傳輸數(shù)據(jù)的時(shí)候各自建立自己的傳輸通道，對(duì)于其他設(shè)備這個(gè)通道是封閉的，這樣的操作保證了通道的專有性，避免其他設(shè)備的干擾。

在傳輸速率方面，PCI?Express總線利用串行的連接特點(diǎn)將能輕松將數(shù)據(jù)傳輸速度提到一個(gè)很高的頻率，達(dá)到遠(yuǎn)超出PCI總線的傳輸速率。PCI?Express的接口根據(jù)總線位寬不同而有所差異，包括x1、x4、x8以及x16(x2模式將用于內(nèi)部接口而非插槽模式），其中X1的傳輸速度為250MB/s，而X16就是等于16倍于X1的速度，即是4GB/s。與此同時(shí)，PCI?Express總線支持雙向傳輸模式，還可以運(yùn)行全雙工模式，它的雙單工連接能提供更高的傳輸速率和質(zhì)量，它們之間的差異跟半雙工和全雙工類似。因此連接的每個(gè)裝置都可以使用最大帶寬，PCI?Express接口設(shè)備將有著比PCI設(shè)備優(yōu)越的多的資源可用。

實(shí)用新型內(nèi)容

鑒于上述問(wèn)題，提出了本實(shí)用新型以便提供一種克服上述問(wèn)題或者至少部分地解決上述問(wèn)題的基于PCI-E總線技術(shù)的加解密卡，利用PCI-E接口大幅度提高加解密卡與主機(jī)的數(shù)據(jù)通信速度，使得整機(jī)的加解密速度得到較大的提升，適用于需要大量加解密的設(shè)備。

依據(jù)本實(shí)用新型的一個(gè)方面，提供了一種基于PCI-E總線技術(shù)的加解密卡，包括FPGA處理芯片和一片以上的并行專用加解密算法芯片PCI-E單元，其中：

所述FPGA處理芯片適用于配置加解密卡和控制數(shù)據(jù)處理；

所述加解密卡與主機(jī)的數(shù)據(jù)交換基于PCI-E總線技術(shù)。

進(jìn)一步地，還包括配置程序存儲(chǔ)單元Flash芯片，適用于配置所述加解密卡的所述FPGA處理芯片和所述專用加解密算法芯片的通信方式和/或算法選擇。

進(jìn)一步地，所述PCI-E單元包括PCI-E接口模塊和PCI-E接口控制芯片，所述PCI-E接口模塊適用于所述加解密卡和主機(jī)間的數(shù)據(jù)傳輸，所述PCI-E接口控制芯片適用于控制所述PCI-E接口模塊的數(shù)據(jù)通信，為所述FPGA處理芯片提供主機(jī)的請(qǐng)求數(shù)據(jù)。?

進(jìn)一步地，還包括隨機(jī)數(shù)發(fā)生單元，所述隨機(jī)數(shù)發(fā)生單元與所述FPGA處理芯片相連接，適用于產(chǎn)生真隨機(jī)數(shù)。

進(jìn)一步地，還包括存儲(chǔ)單元，其與所述FPGA處理芯片相連接，適用于存儲(chǔ)所述加解密卡處理前后的緩存數(shù)據(jù)。

進(jìn)一步的，所述緩存數(shù)據(jù)包括原始請(qǐng)求數(shù)據(jù)、所述FPGA處理芯片處理的運(yùn)行緩存數(shù)據(jù)和加解密完畢數(shù)據(jù)。

進(jìn)一步的，所述專用加解密算法芯片適用于對(duì)數(shù)據(jù)的加解密運(yùn)算，與所述FPGA處理芯片相連接，接收所述FPGA處理芯片發(fā)送的請(qǐng)求數(shù)據(jù)并向所述FPGA處理芯片發(fā)送加解密完畢數(shù)據(jù)。

進(jìn)一步的，所述專用加解密算法芯片為4片并行的專用加解密算法芯片。

進(jìn)一步的，還包括電源管理模塊，適用于對(duì)所述加解密卡的芯片提供并且管理控制電流輸出和信號(hào)負(fù)載電流。