[發明專利]基于深度學習的運算實現方法、裝置和電子設備

在審

• 申請號: 201710906965.0
• 申請日: 2017-09-29
• 公開（公告）號: CN108229668A
• 公開（公告）日: 2018-06-29
• 發明（設計）人: 楊濤;顏深根
• 申請（專利權）人: 北京市商湯科技開發有限公司
• 主分類號: G06N3/063
• 分類號: G06N3/063;G06F9/302
• 代理公司: 北京思源智匯知識產權代理有限公司 11657
• 代理人: 毛麗琴

本申請實施方式公開了一種基于深度學習的運算實現方法、裝置、電子設備以及計算機可讀介質，其中的方法主要包括：將A個N1比特的第一運算數輸入至數據處理器的M比特的第一運算模塊中，其中，所述第一運算模塊包括A個N2比特的第一運算單元，一個第一運算單元被輸入一第一運算數，M不小于A與N2的乘積；將所述第一運算模塊與N3比特的第二運算數進行相乘運算，使所述第一運算模塊中的一個第一運算單元獲得一個相乘運算結果；其中，所述N2不小于N1與N3之和。

技術領域

本申請涉及計算機技術，尤其是一種基于深度學習的運算實現方法、裝置、電子設備以及計算機可讀存儲介質。

背景技術

在圖像處理以及語音識別等需要進行大量數據分析的應用場景中，深度學習算法正在被越來越廣泛地使用。很多深度學習算法是利用卷積神經網絡來實現的，而卷積神經網絡中的卷積層往往需要進行大量的乘加運算。

目前，FPGA(Field-Programmable Gate Array，現場可編程門陣列)等數據處理器中往往會針對定點乘加運算設置大量的專用模塊，從而使數據處理器可以同時執行大量的乘加運算；例如，在型號為XC7Z045FFG900的異構FPGA中，通常設置有900個DSP48E(DigitalSignal Processing，數字信號處理)模塊，由于每一個DSP48E模塊可以在一個時鐘周期內實現一次基于25位定點數和18位定點數相乘的乘加運算，因此，型號為XC7Z045FFG900的異構FPGA可以在一個時鐘周期內完成900次基于25位定點數和18位定點數相乘的乘加運算。

在卷積神經網絡的輸入和輸出過程中，卷積神經網絡中的卷積層的運算量占整個卷積神經網絡的運算量的比例通常較高，如有時會達到百分之七十甚至更高，由此通常會導致卷積層所消耗的時間占整個卷積神經網絡的in-out(入-出)時間的比例較高。

由上述描述可知，提高卷積層的乘加運算效率，對于降低卷積層所消耗的時間是非常有利的，從而有利于降低整個卷積神經網絡的in-out時間。

發明內容

本申請實施方式提供一種基于深度學習的運算實現技術方案。

根據本申請實施方式的其中一個方面，提供了一種用基于深度學習的運算實現方法，該方法包括：將A個N1比特的第一運算數輸入至數據處理器的M比特的第一運算模塊中，其中，所述第一運算模塊包括A個N2比特的第一運算單元，一個第一運算單元被輸入一第一運算數，M不小于A與N2的乘積；將所述第一運算模塊與N3比特的第二運算數進行相乘運算，使所述第一運算模塊中的一個第一運算單元獲得一個相乘運算結果；其中，所述N2不小于N1與N3之和。

在本申請一實施方式中，所述第一運算數和第二運算數分別為：帶符號位的定點數。

在本申請又一實施方式中，所述N1與N3相等，所述N2等于N1與N3之和。

在本申請再一實施方式中，所述A個N1比特的第一運算數包括：兩個8比特的第一運算數；所述N2比特的第一運算單元包括：16比特的第一運算單元；所述N3比特的第二運算數包括：8比特的第二運算數；所述M比特的第一運算模塊包括：32比特的第一運算模塊。

在本申請再一實施方式中，所述將A個N1比特的第一運算數輸入至數據處理器的M比特的第一運算模塊中的步驟包括：將兩個8比特的第一運算數分別擴展為16比特的第一運算數，將其中一個16比特的第一運算數輸入第一運算模塊中，并左移16比特，使其位于第一運算模塊中的高16比特的第一運算單元中；在判斷出另一個16比特的第一運算數與第二運算數同號的情況下，計算第一運算模塊與另一個16比特的第一運算數之和，使另一個16比特的第一運算數位于第一運算模塊中的低16比特的第一運算單元中；在判斷出另一個16比特的第一運算數與第二運算數異號的情況下，計算第一運算模塊與另一個16比特的第一運算數之差，使另一個16比特的第一運算數在取負后位于第一運算模塊中的低16比特的第一運算單元中。