[實用新型]一種高精度可重構數字延時線

有效

• 申請號: 201420651374.5
• 申請日: 2014-11-04
• 公開（公告）號: CN204155102U
• 公開（公告）日: 2015-02-11
• 發明（設計）人: 廖宏賓;付建群
• 申請（專利權）人: 西安法拉第電子科技有限公司
• 主分類號: G05B19/042
• 分類號: G05B19/042
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域

本實用新型涉及一種數字延時線，特別涉及一種高精度可重構數字延時線。

背景技術

數字延遲線用于將電信號延時一段時間的元件或器件。數字延遲線廣泛應用于各類電子和通信系統中,?如雷達目標回波信號模擬系統、相控陣雷達系統、時間數字化系統以及同步通信系統等。一般來說,?延遲單元分為專用和通用兩大類。專用的延遲線如?AD9501,?他采用模擬器件實現,?精度可達?10?ps?級,?但是其動態范圍小于10us。專用延遲線總的來講，存在總延遲時間短，延遲步長不可調整，控制不靈活的缺陷。通用的延遲單元一般采用可編程邏輯器件來實現,?具有動態范圍大,設計簡單可靠的優點,但是其延遲精度卻受到器件工作時鐘的影響,一般在?ns?級別。在雷達目標回波信號模擬系統、相控陣雷達系統系統中，要求延時線的總延遲時間遠大于10us，并且要求延時步長可精確調整。

發明內容

為了克服上述現有技術的不足，本實用新型的目的在于提供一種高精度可重構數字延時線，具有總延遲時間長、延長精度高、可重構、結構緊湊和通用性強的特點。

為了實現上述目的，本實用新型采用的技術方案是：一種高精度可重構數字延時線，包括有A/D轉換器，A/D轉換器的輸出端與延時單元的輸入端相連，延時單元的輸入端與控制單元的輸出端相連，延時單元的輸出端與D/A轉換器相連。

本實用新型具有以下優點：由于采用了高性能FPGA芯片，系統能夠實現人機交互，能夠自動檢測輸入模擬信號的關鍵參數，同時能夠顯示需要的參數，并根據這些參數進行故障預診斷和故障實時診斷。系統一改傳統數字延時線的方案，采用高性能FPGA芯片及高速率、高分辨率的?AD和?DA?器件，解決了專用延遲線總的來講，存在總延遲時間短，延遲步長不可調整，控制不靈活的缺陷。具有1）總延遲時間可以達到100ms?以上；2）高精度：延遲步長精度在5ns，輸入信號頻率最高?380?MHz，輸入信號精度為14bit；3）可重構：在5ns延遲步長精度下重構延遲時間的特點。同時本產品具有結構緊湊、通用性強的特點。

附圖說明

圖1為本實用新型原理框圖。

具體實施方式

下面結合附圖對本實用新型的工作原理作進一步詳細說明。

參見圖1，一種高精度可重構數字延時線，包括有A/D轉換器3，A/D轉換器3輸出端與延時單元2輸入端相連，延時單元2輸入端與控制單元1輸出端相連，延時單元2輸出端與D/A轉換器4相連。

該數字延遲線系統基于高速率、高分辨率的?AD和?DA?器件；采用大規模、高速的高性能?FPGA芯片。基本原理如圖?1?所示。?

所述的控制單元負責延時時間控制及控制信息交互；延時單元負責對數據進行精確的延時；A/D轉換器將輸入的需要延時模擬信號轉換為數字信號；?D/A轉換器將延時后的數字信號轉換為模擬信號輸出。

本實用新型的工作原理是：

A/D轉換器將輸入的需要延時的模擬信號轉換為數字信號，并將數字信號輸出給FPGA中的延時單元，延時單元根據控制單元的指令設置延時時間，將延時后的數字信號輸出給D/A轉換器，從而完成將需要延時的模擬信號延時一段時間后輸出的功能要求。