[實用新型]一種基于FPGA專用邏輯資源實現(xiàn)TDC的裝置

有效

• 申請?zhí)枺?/td>: 201420551008.2
• 申請日: 2014-09-24
• 公開（公告）號: CN204129472U
• 公開（公告）日: 2015-01-28
• 發(fā)明（設(shè)計）人: 王毅;孫德暉
• 申請（專利權(quán)）人: 江蘇賽諾格蘭醫(yī)療科技有限公司
• 主分類號: G05B19/042
• 分類號: G05B19/042
• 代理公司: 揚州市錦江專利事務(wù)所 32106
• 代理人: 江平

技術(shù)領(lǐng)域

本實用新型涉及高能物理學(xué)研究、核醫(yī)學(xué)成像、遙感成像、激光或超聲波測距等技術(shù)領(lǐng)域，具體涉及物理信號事件發(fā)生時刻測量的實現(xiàn)方法。

背景技術(shù)

高精度時間測量在高能粒子物理研究、定位與測距、航天遙感成像、核醫(yī)學(xué)成像乃至物質(zhì)成分檢測等領(lǐng)域均有著廣泛的應(yīng)用。在日常生活中，時間的概念精確到毫秒就已經(jīng)完全滿足需求。但對于上述需要高精度時間測量的領(lǐng)域，時間測量作為一種重要的測量參數(shù)甚至是探測手段，其精度要求己經(jīng)達到亞納秒至皮秒量級。

時間測量實現(xiàn)的主要途徑則是TDC（Time?to?Digital?Conversion，時間-數(shù)字變換器）技術(shù)。絕對的時間信息對實際測量系統(tǒng)而言一般沒有意義，TDC技術(shù)將一對物理事件的發(fā)生時刻（如γ光子“飛行”一段路徑的起點時刻和終點時刻、光波或聲波的發(fā)射時刻與反射接收時刻）的時間間隔量化為數(shù)字信號，用以準確度量兩個事件的發(fā)生時刻的時間間隔。

TDC技術(shù)依靠電子學(xué)電路來實現(xiàn)，實現(xiàn)方式有模擬、數(shù)字和數(shù)模混合等幾種。基于模擬技術(shù)的TDC電路由于易受外界噪聲、溫度和電壓波動的干擾，限制了其發(fā)展和大規(guī)模應(yīng)用。因此，目前TDC技術(shù)的發(fā)展方向是以CMOS工藝數(shù)字電路為基礎(chǔ)的數(shù)字型高精度TDC。

當需要在實際系統(tǒng)中使用數(shù)字TDC電路時，有兩種基本的途徑：使用商品化的通用ASIC芯片，或者利用FPGA（現(xiàn)場可編程門陣列）自己開發(fā)定制。

采用通用TDC芯片的優(yōu)勢是：作為工業(yè)化生產(chǎn)的ASIC產(chǎn)品，TDC芯片集成度高、功能完善、產(chǎn)品質(zhì)量有保證、使用者不需要了解TDC的內(nèi)部實現(xiàn)細節(jié)。但另一方面，商品化TDC芯片使用時存在如下問題：???????????????????????????????????????????????單片無法滿足同時需要多通道TDC（如8通道以上）的應(yīng)用；控制接口復(fù)雜，需要配合FPGA邏輯才能實現(xiàn)芯片的配置和測量結(jié)果的讀出；非即時型讀出，難以實現(xiàn)特殊事件的篩選或標記（例如拋棄小于一定脈寬的脈沖）；以上問題導(dǎo)致較高的綜合應(yīng)用成本。

與之相比，利用FPGA定制開發(fā)數(shù)字TDC可以有效解決上述問題：能夠在單顆芯片上同時完成時間測量、控制與讀出邏輯、測量結(jié)果的后續(xù)處理（如特殊事件的篩選）、遠程數(shù)據(jù)傳輸?shù)热抗δ堋Ｓ捎谕ㄓ每删幊踢壿嫷膽?yīng)用市場及芯片出貨量較之TDC大得多，因此FPGA芯片具有極高的性價比。當然，利用FPGA定制開發(fā)數(shù)字TDC在實現(xiàn)中也存在一些問題，例如如何克服供電電壓和環(huán)境溫度波動的影響，如何保證多通道TDC的工作一致性等。

現(xiàn)有技術(shù)中以FPGA實現(xiàn)TDC主要有兩種方法：基于多相位時鐘采樣的方法和基于FPGA內(nèi)部延遲鏈的方法。

基于FPGA內(nèi)部延遲鏈結(jié)構(gòu)的TDC實現(xiàn)結(jié)構(gòu)復(fù)雜，但TDC可以達到數(shù)十皮秒的精度。該實現(xiàn)方式需要將眾多FPGA內(nèi)部延遲單元串聯(lián)在一起構(gòu)成一個延遲鏈來使用。由于該延遲鏈結(jié)構(gòu)很長，需要跨越多個FPGA“邏輯分區(qū)”，因此不同分區(qū)的延遲單元之間的連接線的延遲時間會因FPGA布局布線結(jié)構(gòu)而各不相同；同時，延遲單元及延遲單元間連接線的延遲時間會敏感地隨著FPGA供電電壓、環(huán)境溫度等因素的波動而發(fā)生變化。上述問題使得在實現(xiàn)基于內(nèi)部延遲鏈結(jié)構(gòu)的TDC時，需要額外設(shè)計復(fù)雜的“校準”結(jié)構(gòu)以減小鏈上延遲不均勻所造成的微分非線性（DNL）、并補償TDC隨供電電壓和環(huán)境溫度帶來的敏感變化。

額外的校準結(jié)構(gòu)雖然帶給基于延遲鏈結(jié)構(gòu)的TDC以較高的測量精度，但同時導(dǎo)致如下問題：實現(xiàn)結(jié)構(gòu)復(fù)雜、消耗較多的FPGA資源、高功耗等。特別是當需要實現(xiàn)多個TDC通道時，該實現(xiàn)方式的校準原理決定了對每一個TDC通道都需要獨立增加校正結(jié)構(gòu)。此外，由于對延遲單元的延遲時間有一定的范圍限制，基于延遲鏈結(jié)構(gòu)的TDC在多種新一代高性能FPGA上反而難以很好的實現(xiàn)。

基于多相位時鐘采樣是另一種基于FPGA的TDC實現(xiàn)方法。與基于延遲鏈結(jié)構(gòu)的TDC相比，該方法的實現(xiàn)結(jié)構(gòu)簡單、FPGA資源占用低、具有較低的供電電壓和環(huán)境溫度敏感性、且功耗較低。該方法的主要缺點首先是TDC精度受到FPGA最高工作時鐘頻率的限制；另一個問題是需要用手工布局布線的方式來嚴格約束關(guān)鍵結(jié)構(gòu)路徑，以使得各個相位的信號傳輸延遲一致，從而減少微分非線性。