[實用新型]大功率肖特基勢壘器件

有效

• 申請號: 201420385324.7
• 申請日: 2014-07-11
• 公開（公告）號: CN203983294U
• 公開（公告）日: 2014-12-03
• 發明（設計）人: 徐吉程;毛振東;薛璐
• 申請（專利權）人: 蘇州硅能半導體科技股份有限公司
• 主分類號: H01L29/872
• 分類號: H01L29/872;H01L29/06
• 代理公司: 蘇州創元專利商標事務所有限公司 32103
• 代理人: 馬明渡;王健

1.?一種大功率肖特基勢壘器件，該肖特基勢壘整流器件的有源區由若干個肖特基勢壘單胞（1）并聯構成；在截面上，每個肖特基勢壘單胞（1）包括硅片（2），位于所述硅片（2）背面的下金屬層（3），位于所述硅片（2）正面的上金屬層（4），所述硅片（2）下部與所述下金屬層（3）連接的第一導電類型重摻雜的單晶硅襯底（5），所述硅片（2）上部與上金屬層（4）連接的第一導電類型輕摻雜的單晶硅外延層（6），位于所述單晶硅外延層（6）上部并開口于所述單晶硅外延層（6）上表面的溝槽（7），其特征在于：所述溝槽（7）四壁均具有第一二氧化硅氧化層（8），一導電多晶硅體（9）嵌入所述溝槽（7）內，位于導電多晶硅體（9）中下部的多晶硅中下部（91）位于溝槽（7）內且與單晶硅外延層（6）之間設有所述第一二氧化硅氧化層（8），位于導電多晶硅體（9）上部的多晶硅上部（92）位于上金屬層（4）內，且多晶硅上部（92）四周與上金屬層（4）之間設有第二二氧化硅氧化層（10）；

位于單晶硅外延層（6）內的上部區域且位于所述溝槽（7）上部外側四周具有第二導電類型摻雜區（11），第二導電類型摻雜區（11）與單晶硅外延層（6）的接觸面為弧形面，所述第二導電類型摻雜區位于單晶硅外延層（6）的深度小于導電多晶硅體（9）位于單晶硅外延層（6）的深度。

2.?根據權利要求1所述的大功率肖特基勢壘器件，其特征在于：所述導電多晶硅體（9）中多晶硅上部（92）與多晶硅中下部（91）的高度比為1：5~7。

3.?根據權利要求1所述的大功率肖特基勢壘器件，其特征在于：所述第二導電類型摻雜區（11）的深度與導電多晶硅體（9）的深度比為0.8~1：10。