[發明專利]一種應變硅NMOS器件的制造方法

有效

• 申請號: 201110259901.9
• 申請日: 2011-09-05
• 公開（公告）號: CN102280379A
• 公開（公告）日: 2011-12-14
• 發明（設計）人: 曾少海
• 申請（專利權）人: 上海集成電路研發中心有限公司
• 主分類號: H01L21/285
• 分類號: H01L21/285;H01L21/336
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 鄭瑋

技術領域

本發明涉及一種集成電路工藝制造技術，尤其涉及一種提高NMOS器件性能的應變硅NMOS器件的制造方法。

背景技術

近年來，電子消費品、通訊業的爆炸式發展使得高速、低功耗的處理器芯片在市場上有著極為廣大的需求，進一步提升晶體管的工作速度成為當務之急。直到最近為止，提高MOS器件速度的方法都在于減小溝道長度以及柵介質層的厚度，然而在小于100nm的溝道長度情況下，器件進一步縮小受到了物理極限以及設備成本的限制。隨著工藝逐步進入90nm、65nm甚至是45nm時代，柵氧厚度和柵極長度的減小趨勢都已經逐步放緩。這是因為，如果柵氧厚度進一步變短、變薄，即使柵上并未施加電壓，也將會有更多泄漏電流通過柵極；而且，對于芯片制造廠商來說，不斷減小晶體管面積也使得設備成本逐漸攀升，難以接受。隨著硅器件的尺寸縮小面對越來越多成本和技術的挑戰，微電子工業界開始尋找其他方式以繼續提高CMOS器件性能。其中，提升載流子遷移率被視為提高器件工作速度最佳的替代方案之一。

應變硅是一種通過多種不同的物理方法拉伸或是壓縮硅晶格來達到提高MOS晶體管載流子遷移率以至提高晶體管性能而不用減小晶體管面積的技術，以提高溝道中電荷載流子的遷移率(NMOS中的電子和PMOS中的空穴)，這種方法的附加收益是可以降低源/漏的串聯電阻。壓縮應變產生于PMOS晶體管，通常應用外延生長SiGe源/漏與/或在柵上使用一個壓縮應變氮化物層。NMOS晶體管中使用了應力記憶技術(SMT：Stress?Memorization?Technique)。

現有技術中利用應變硅改善MOS晶體管性能，通常采用離子注入的方法，將碳注入到半導體襯底的源漏區中，然后經過1000℃以上的高溫退火，使之變成碳化硅(SiC)，碳化硅在所述半導體襯底中產生應力作用。然而，利用離子注入將碳注入量不易控制，且高溫退火工藝對半導體器件會產生不良的影響，降低半導體器件的性能。

此外，常見的應力改善MOS晶體管還包括應力記憶技術，所述應力記憶技術主要增加了三步工藝步驟：1、淀積氮化硅材質的應力層薄膜頂蓋層(capping?layer)引入應力；2、高溫快速退火(Spike)將應力記憶在器件中；3刻蝕去除應力層薄膜。該技術將會對NMOS器件和PMOS器件增加垂直溝道平面方向的拉伸應力以及溝道平行方向的壓縮應力。這種SMT引入壓縮應力在提高NMOS遷移率的同時，卻會降低PMOS的遷移率，進而降低了PMOS的性能。為了降低SMT對PMOS的影響，需要增加退火或是紫外線照射修復(UV?Cure)的步驟，這不但增加了一次高溫熱過程，同時使工藝更加復雜，制造成本增加。

發明內容

本發明的目的是提供了一種應變硅NMOS器件的制造方法，以提高NMOS器件性能，降低了制造成本，同時有利于NMOS器件的散熱，降低功耗。

為解決上述問題，本發明提供一種應變硅NMOS器件的制造方法，其特征在于，包括：提供一半導體基底，所述半導體基底上具有柵極；在所述柵極側壁上形成邊墻，以保護所述柵極；在所述柵極兩側的半導體基底中刻蝕形成源極凹槽和漏極凹槽；沉積摻碳氧化硅直至填充所述源極凹槽和漏極凹槽；去除所述源極凹槽和漏極凹槽外的摻碳氧化硅；在所述半導體基底和所述柵極上沉積應力層。

進一步的，所述摻碳氧化硅采用離子增強化學氣相沉積工藝沉積形成。

進一步的，沉積所述摻碳氧化硅的工藝溫度是300℃～400℃，反應氣體為硅烷，甲烷和氧氣。

進一步的，所述應力層的材質為氮化硅。

進一步的，所述應力層采用離子增強化學氣相沉積工藝生成。

進一步的，形成所述應力層的工藝溫度是250℃～400℃，反應氣體為硅烷和氨氣。

進一步的，所述應力層的厚度為30nm～70nm。

進一步的，所述應力層具有張應力，所述張應力大于1.2GPa。

進一步的，去除所述源極凹槽和漏極凹槽外的摻碳氧化硅采用RIE干法刻蝕去除。

進一步的，源極凹槽和漏極凹槽深度為500nm～550nm。