[發明專利]單元布局和結構

有效

• 申請號: 201410844399.1
• 申請日: 2014-12-30
• 公開（公告）號: CN105374813B
• 公開（公告）日: 2018-10-23
• 發明（設計）人: 謝東衡;王勝雄;莊惠中;葉育成;蔡宗杰;吳俊毅;李亮峣;丁至剛
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L27/02
• 分類號: H01L27/02
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;李偉

本發明提供了一種用于單元行設計的后布局鄰接處理。在實施例中，將第一單元和第二單元放置在第一單元行中以及將第三單元和第四單元放置至第二單元行內。在放置之后分析將電源和接地軌連接至下面的結構的通孔以確定這些通孔是否可以合并或完全去除。通過合并和去除緊密放置的通孔，可以繞開光刻的物理限制，允許形成更小的結構。

技術領域

本發明涉及單元布局和結構。

背景技術

通常，電子設計自動化(EDA)工具幫助半導體設計者采用期望電路的純粹行為描述并且工作以制作打算制造的電路的完成了的布局。該工藝通常采用電路的行為描述并且將其變成功能描述，其然后分解成數千個布爾函數并且映入使用標準單元庫的單元行。一旦映入，實施分析以將結構設計轉變成物理布局。

然而，隨著半導體器件大體上變得越來越小，已經出現在電子設計自動化領域內的技術問題。當結構設計達到將要用于將設計轉變成物理半導體器件的制造工藝的物理限制時可能出現這些問題。需要解決和克服這些問題以便繼續降低半導體器件的整體尺寸。

發明內容

為了解決現有技術中的問題，本發明提供了一種設計半導體器件的方法，所述方法包括：將第一單元和第二單元放置至第一單元行內；將第三單元和第四單元放置至與所述第一單元行相鄰的第二單元行內；在放置所述第一單元和所述第二單元之后以及在放置所述第三單元和所述第四單元之后，使用微處理器實施后布局處理，其中，實施所述后布局處理還包括：將所述第一單元中的第一通孔和所述第三單元中的第二通孔合并至第三通孔內；以及在不切斷電連接的情況下從所述第一單元去除第四通孔。

在上述方法中，其中，在去除所述第四通孔之前，所述第四通孔將單元邊界導體與接地軌連接。

在上述方法中，其中，在去除所述第四通孔之前，所述第四通孔將單元邊界導體與接地軌連接；其中，所述單元邊界導體通過金屬零連接件保持電連接至所述接地軌。

在上述方法中，其中，所述第一單元是反相器。

在上述方法中，其中，所述第一單元是反相器；其中，所述第二單元是反相器。

在上述方法中，其中，處于所述第一單元、所述第二單元、所述第三單元和所述第四單元的交叉處的區域包括：所述第一單元的第一漏極區；所述第二單元的第一源極區；所述第三單元的第二源極區；以及所述第四單元的第二漏極區。

在上述方法中，其中，處于所述第一單元、所述第二單元、所述第三單元和所述第四單元的交叉處的區域包括：所述第一單元的第一源極區；所述第二單元的第一漏極區；所述第三單元的第二漏極區；以及所述第四單元的第三漏極區，其中，所述第一通孔和所述第二通孔合并至“L”形狀內。

根據本發明的另一個方面，提供了一種用EDA處理系統設計半導體器件的方法，所述方法包括：從單元庫接收第一單元、第二單元、第三單元和第四單元；使用微處理器將所述第一單元和所述第二單元放置至第一單元行內以及將所述第三單元和所述第四單元放置至第二單元行內，其中，所述第一單元、所述第二單元、所述第三單元和所述第四單元的交叉區域包括第一通孔和第二通孔；使用所述微處理器將第一掩模層的第一部分放置在所述第一通孔的上方；使用所述微處理器將第二掩模層的第一部分放置在所述第二通孔的上方；以及基于所述第一掩模層和所述第二掩模層使用所述微處理器分析所述第一通孔和所述第二通孔，其中，分析所述第一通孔和所述第二通孔還包括確定所述第一通孔是否應該與所述第二通孔合并或去除。

在上述方法中，還包括：將第三掩模層的第一部分放置在所述第一通孔的上方；以及確定所述第一掩模層和所述第二掩模層是否位于所述第三掩模層內。

在上述方法中，其中，分析所述第一通孔和所述第二通孔還包括：圍繞所述第二通孔形成禁區；以及確定所述禁區是否接觸所述第一通孔。