[發明專利]一種支持同步和異步傳輸模式的并行數據接口

有效

• 申請號: 201410826415.4
• 申請日: 2014-12-25
• 公開（公告）號: CN104461967B
• 公開（公告）日: 2018-03-06
• 發明（設計）人: 周友宏;韓瓊磊;黃光紅;王秋實
• 申請（專利權）人: 中國電子科技集團公司第三十八研究所
• 主分類號: G06F13/16
• 分類號: G06F13/16
• 代理公司: 合肥市浩智運專利代理事務所(普通合伙)34124
• 代理人: 丁瑞瑞

技術領域

本發明涉及一種應用于數字信號處理器的并行數據接口，屬數字信號處理器技術領域，尤其涉及一種支持同步和異步傳輸模式的并行數據接口。

背景技術

并行數據接口主要應用于DSP內核和外部flash或者sram之間進行數據通信。其主要作用有：1用于DSP boot.由于DSP boot代碼一般存儲在flash上面，在系統啟動之初，通過并行數據接口將boot代碼加載進來，這種情況外面只掛flash；2用于DSP運算過程的中間的數據的存儲，這種情況外面掛flash或者同步的sram都可以。

同步sram的速率較快，接口時序簡單，但容量有限，同時成本較高。NOR flash速率較慢，容量較大，但讀寫的操作稍微復雜，一般在寫數據之前和之后都需要加入特殊的字符。NOR flash每次寫入的數據長度受到flash顆粒內部buffer大小的限制。比如spansion公司生產的GL-S系列的NOR flash，內部的buffer大小為512byte。這樣每次寫入flash的最大的數據長度為512byte,并且在將數據寫入flash的buffer之后，需要等待大約750微秒才能將數據完全的寫入flash。這時才能發起第二次flash的數據寫入。這種工作方式降低了DSP內核的效率。所以需要一種機制能一次寫入遠遠超過flash內部buffer大小限制的數據量。

發明內容

有鑒于此，本發明提出了一種支持同步和異步傳輸模式的并行數據接口，其支持AHB總線和處理器之間的同步和異步傳輸模式。

本發明是這樣實現的，一種支持同步和異步傳輸模式的并行數據接口，其通過AHB總線和處理器進行通信，該并行數據接口包括傳輸模塊、參數配置模塊、異步寫先進先出模塊、異步讀先進先出模塊、閃存控制模塊、異步內存控制模塊；該傳輸模塊用于實現該并行數據接口和該AHB總線之間的直接通信，對該并行數據接口的所有命令以及讀寫數據的傳輸都通過這個模塊完成；該參數配置模塊實現該并行數據接口的所有參數配置；該異步寫先進先出模塊用來緩存所有從AHB總線過來的寫命令和寫數據；該異步讀先進先出模塊用來緩沖從外部存儲器讀回來的數據；該閃存控制模塊從該異步寫先進先出模塊讀取來自AHB總線的命令，實現AHB總線命令到該處理器的閃存端口信號的轉換；異步內存控制模塊從該異步寫先進先出模塊讀取來自AHB總線命令，實現AHB總線命令到該處理器的內存端口信號的轉換。其中，若在并行數據dma傳輸過程中，處理器DSP要取消本次dma傳輸，則可以發起dma取消命令，同時停止通過AHB總線向并行數據接口發送數據；在并行數據接口接收到dma取消命令之后，則啟動dma取消處理程序；Flash write buffer操作在向flash發送真實的數據之前，需要flash發送幾個字頭，字頭里面包含了此次需要發送的數據個數；如果在write buffer進行過程中停止向flash發送數據，則flash器件就會停留在某個狀態而無法回到初始狀態；以后的時間內如果向一個不處于初始狀態的flash器件發送命令則會產生不可預知的結果；所以并行數據接口會自行產生數據，將此次write buffer剩余的地址寫入全F，NOR flash的初始狀態是全F,實際上數據不變；這樣在這次write buffer結束之后，flash器件就會回到初始狀態，可以發起下一次dma操作。

作為上述方案的進一步改進，該參數配置包括時序參數的配置以及數據位寬的選擇以及器件類型的選擇。

本發明具備以下有益效果：

1通過寄存器配置使該并行數據接口支持不同的flash器件；

2該并行數據接口支持DSP內核發起flash的dma數據傳輸，即配置完相關參數之后，DSP內核可以通過發起一次dma操作完成大批量的數據的寫入；

3該并行數據接口支持DSP內核中途取消dma操作；

4該并行數據接口支持一次進行任意數量的flash sector擦除的功能。

附圖說明

圖1為本發明所述支持同步和異步傳輸模式的并行數據接口的框架圖。

具體實施方式

為了使本發明的目的、技術方案及優點更加清楚明白，以下結合附圖及實施例，對本發明進行進一步詳細說明。應當理解，此處所描述的具體實施例僅僅用以解釋本發明，并不用于限定本發明。