[發明專利]高壓場效晶體管及其應用電路

有效

• 申請號: 201410814101.2
• 申請日: 2014-12-24
• 公開（公告）號: CN104916697B
• 公開（公告）日: 2019-05-10
• 發明（設計）人: 呂函庭
• 申請（專利權）人: 旺宏電子股份有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/10;H01L27/11529;H01L27/11573
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 任巖

本發明公開了一種高壓場效晶體管及其應用電路，該高壓場效晶體管包括高壓鰭式場效晶體管其具有半導體鰭片和位于鰭片上的絕緣覆蓋層。柵介電材料配置于半導體鰭片的第一側邊和第二側邊。柵極覆蓋在位于第一側邊和第二側邊上方的柵介電材料以及半導體鰭片中的通道區上，并位于絕緣覆蓋層上方。源極/漏極端，位于半導體鰭片中柵極的相反兩側，可以包括輕摻雜區，由柵極邊緣往較重摻雜接觸延伸。此一結構的尺寸可以構建來使晶體管具有大于或等于30伏特的崩潰電壓。

技術領域

本發明是有關于一種高壓場效晶體管及其應用電路。

背景技術

有一些集成電路需要高壓晶體管。例如目前已發展出在編程與擦除操作之中可能需要對電路施加高強度電壓的立體(3D)閃存元件(3D flash memory devices)。例如，對大部分的NAND閃存儲器元件而言，字線(wordlines)的最大操作電壓可以介于約22伏特(V)到24伏特之間。這種較大的最高編程電壓(maximum programming voltage)是為了確保慢速存儲單元(slow cells)能被正確地編程至最高臨界狀態(maximum high thresholdstate)。其中，對多層式存儲單元(multilevel cells)而言，對應最高臨界狀態的驗證電壓(verify voltage，Vt)高于Vt＝3V。為了容許24伏特通過高壓n型金屬-氧化物半導體(NMOS)元件到達字線，柵極電壓必須提供足夠的柵極過載(gate over drive)，以容許字線電壓輕易通過。所需的柵極電壓(Vpp)可以是5伏特，其高過字線電壓，導致柵極電壓需求高于29伏特。較高的柵極過載是用來抵銷積體效應現象(body effect phenomenon)，其中n型金屬-氧化物半導體的源極電壓被提高至字線電壓。因此有需要一種可以支持超高結崩潰電壓(high junction breakdown voltages)的電壓路徑(voltage path)。

高壓互補式金屬-氧化物半導體(CMOS)晶體管已經為了此一目的被布署，而其可能需要芯片上大量的布局面積(layout area)。使用于NAND閃存元件中具有代表性的高壓金屬-氧化物場效晶體管(MOSFET)可能要求是通道寬度(channel width)約2微米(μm)、通道長度(channel length)約1.2微米、晶體管的柵極多晶硅和n+源極/漏極端之間大于0.6微米的偏移間距(spacing for offset)以及寬度大約1微米的淺溝道隔離(shallowtrench isolation STI)結構的平面晶體管(planar transistor)。假如通道寬度太小，就會經歷崩潰電壓退化(breakdown degradation)。n+源極/漏極的結可能會在淺溝道隔離結構的角落受到影響。因此，此一結構邊緣的半導體通常會實施較重的p型摻雜，以防止寄生側壁導通漏電(parasitic sidewall turn on leakage)。源極/漏極端和淺溝道隔離結構之間需要額外的空間，因為較重的p型摻質會沿著邊緣摻雜。淺溝道隔離結構之間的間距(spacing)受到場隔離(filed isolation)要求的限制。對于具有25伏特編程偏壓(programming bias)的NAND閃存元件而言，淺溝道隔離結構的間距需要承受施加在一條字線上的程序電壓與施加在另一條相鄰字線上的通過電壓(pass voltage)的壓差，其可能大約15伏特。通道長度則受到高壓擊穿(high voltages punch through)要求的限制。有必要在源極/漏極端和多晶硅柵極之間實施漏極偏移(drain offset)，以抑制柵極引發漏極漏電流(gate-induced drain leakage)以與柵極崩潰(gate breakdown)。

對于這種在30伏特或更高壓下操作高壓電路的設計，這些間距要求在集成電路上構成了相當大的布局需求。在一個具有代表性的實施中，對于設計給崩潰電壓(breakdownpotentials)高于30伏特的高壓晶體管的布局而言，平面高壓互補式金屬-氧化物半導體(planar high-voltage CMOS)電路可能需要3微米的間隔(pitch)(元件和元件之間的間距)。