[發明專利]使用電化學蝕刻制造半導體器件的方法以及半導體器件

有效

• 申請號: 201410727194.5
• 申請日: 2014-12-03
• 公開（公告）號: CN104701178B
• 公開（公告）日: 2019-08-09
• 發明（設計）人: H-J·舒爾策;P·伊爾西格勒;H·韋伯
• 申請（專利權）人: 英飛凌科技奧地利有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 鄭立柱

在第一導電類型的臺面之間的半導體襯底中形成溝槽。溝槽從加工表面延伸直至底平面。第二、互補的導電類型的半導體層被形成在溝槽的側壁上。至少在臺面中，垂直于加工表面的垂直的雜質濃度分布在加工表面和底平面之間是非恒定的。在此之后，凹進的半導體層的厚度反映在臺面中的垂直雜質濃度分布。

技術領域

本發明屬于半導體制造領域，尤其涉及一種使用電化學蝕刻制造半導體器件、半導體器件和超結半導體器件。

背景技術

半導體制造提供了用于沿著主表面的兩個橫向方向圖案化機械元件和電子元件的光刻過程，機械元件和/或電子元件沿著該兩個橫向方向被形成在半導體晶片上。半導體設備(比如，MEMS(微機電系統，micro electromechanical system))和先進的集成電路(比如，功率MOSFET(功率金屬氧化物半導體場效應晶體管，Power metal oxidesemiconductor field effect transistors))還基于對于沿著垂直于主表面的尺寸形成機械結構或電子結構有效的圖案化過程。舉例說明，在垂直尺寸上有效的常規圖案化過程使用各向異性沉積過程、在氣態工藝環境中耗盡溝槽中的前體以及在傾斜離子束蝕刻或傾斜注入情況下的遮蔽效應(shadowing effect)。常規的垂直圖案化過程通常被壓縮至某一過程材料/拓撲結構，或者通過完整的晶片表面或晶片批次的晶片之間難以進行控制。亟需精確的垂直圖案化方法。

發明內容

一個實施例涉及制造半導體器件的方法。在半導體襯底中的第一導電類型的臺面之間的形成溝槽。溝槽從加工表面(process surface)延伸直至底平面。互補的第二導電類型的半導體層被形成在溝槽的側壁上。至少在臺面中，垂直于加工表面的垂直的雜質濃度分布在加工表面和底平面之間是非恒定的。在此之后，半導體層的在溝槽中的部分通過電化學蝕刻被移除。

根據另一個實施例，一種半導體器件包括在半導體部分的第一表面和底平面之間延伸的第一導電類型的半導體臺面。互補的第二導電類型的半導體結構沿著半導體臺面的側壁延伸，其中半導體結構的厚度在距第一表面和距底平面的深度均為第一距離處具有局部最大值。

根據另外的實施例，一種超結半導體器件包括半導體部分，該半導體部分包括從半導體部分的在臺面之間的第一表面延伸直至底平面的次表面(subsurface)結構。臺面具有第一導電類型，并且次表面結構包括沿著臺面的側壁延伸的互補的第二導電類型的半導體結構。半導體結構的厚度在距第一表面的第一距離處具有局部最大值，該第一距離小于第一表面和底平面之間的距離。

通過閱讀下面的具體實施方式和參看附圖，本領域的技術人員將能認識到其他的特征和優點。

附圖說明

附圖被包括進在本說明書中以提供對本公開的更深的理解，并且附圖被并入本說明書中且構成本說明書的一部分。附圖說明了本公開的實施例，并且與具體實施方式一起用于解釋本公開的原理。通過參考下面的具體實施方式，能更好地理解并將容易領會其他的實施例和預期優點。

圖1A是用于說明一種依照實施例制造半導體器件的方法的半導體襯底的部分的示意性剖視圖，該實施例在提供具有非恒定的垂直雜質濃度分布的臺面之后，提供了具有凸起(bulge)的垂直半導體襯底；

圖1B示出了在電化學蝕刻開始時的圖1A的半導體襯底部分；

圖1C示出了在電化學蝕刻之后的圖1B的半導體襯底部分；

圖1D示出了在移除了被蝕刻的半導體層的水平部分之后的圖1C的半導體襯底部分；

圖2A是一種依照實施例的半導體器件的部分的示意性剖視圖，該實施例提供了具有單個凸起的垂直半導體結構；

圖2B是一種依照實施例的半導體器件的部分的示意性剖視圖， 該實施例提供了具有凸起和凹口(notch)的垂直半導體結構；