[發(fā)明專利]一種基于節(jié)點(diǎn)控制器FPGA原型驗(yàn)證中的降頻方法

在審

• 申請(qǐng)?zhí)枺?/td>: 201410684435.2
• 申請(qǐng)日: 2014-11-25
• 公開(kāi)（公告）號(hào): CN104484307A
• 公開(kāi)（公告）日: 2015-04-01
• 發(fā)明（設(shè)計(jì)）人: 王朝輝;李仁剛;童元滿
• 申請(qǐng)（專利權(quán)）人: 浪潮電子信息產(chǎn)業(yè)股份有限公司
• 主分類號(hào): G06F15/167
• 分類號(hào): G06F15/167;G06F15/163;H04L29/06
• 代理公司: 濟(jì)南信達(dá)專利事務(wù)所有限公司 37100
• 代理人: 姜明

技術(shù)領(lǐng)域

本發(fā)明涉及FPGA原型驗(yàn)證領(lǐng)域，尤其是涉及到處理器系統(tǒng)互連節(jié)點(diǎn)控制器通訊方面的領(lǐng)域，具體地說(shuō)是一種基于節(jié)點(diǎn)控制器FPGA原型驗(yàn)證中的降頻方法。

背景技術(shù)

Cache一致的分布式共享內(nèi)存多處理器系統(tǒng)是當(dāng)前一種重要的系統(tǒng)結(jié)構(gòu)。目前處理器直接掛接內(nèi)存，本身支持Cache一致性協(xié)議，因此在構(gòu)建多處理器系統(tǒng)時(shí)，通常將這些處理器直連，由它們本身的協(xié)議維護(hù)處理器之間的一致性，并形成一個(gè)單一Cache一致性域。但是，由于協(xié)議規(guī)格、鏈路端口等限制，這樣組成的單一域多處理器系統(tǒng)規(guī)模通常有限。為實(shí)現(xiàn)大規(guī)模的CC-NUMA多處理器系統(tǒng)，需借助節(jié)點(diǎn)控制器NC（Node?Controller）擴(kuò)大一致性域空間。

在FPGA原型驗(yàn)證節(jié)點(diǎn)控制器NC中，處理器系統(tǒng)傳輸速率要求比較高，而作為原型的FPGA往往不能夠?qū)崿F(xiàn)這個(gè)要求。在這種情況下，為了實(shí)現(xiàn)通信和驗(yàn)證要求，可以使用數(shù)據(jù)鏈路層的流控技術(shù)來(lái)實(shí)現(xiàn)降頻操作。

發(fā)明內(nèi)容

本方明針對(duì)現(xiàn)有技術(shù)存在的不足之處，提供一種基于節(jié)點(diǎn)控制器FPGA原型驗(yàn)證中的降頻方法。

本發(fā)明所述基于節(jié)點(diǎn)控制器FPGA原型驗(yàn)證中的降頻方法，其解決所述技術(shù)問(wèn)題采用的技術(shù)方案是：該基于FPGA原型驗(yàn)證的數(shù)據(jù)鏈路降頻方法，在多節(jié)點(diǎn)控制器系統(tǒng)中,利用FIFO將輸入的數(shù)據(jù)緩存起來(lái)，同時(shí)通過(guò)流控來(lái)控制對(duì)端系統(tǒng)發(fā)送的數(shù)據(jù)報(bào)文數(shù)量，能夠有效降低傳輸速率，從而實(shí)現(xiàn)FPGA可以以較低的速率與處理器系統(tǒng)等高速設(shè)備進(jìn)行通信。該降頻方法的具體過(guò)程包括：步驟一、在初始化過(guò)程中進(jìn)行過(guò)濾的步驟，步驟二、進(jìn)行異步FIFO的步驟，步驟三、基于重傳buffer進(jìn)行流控的步驟。

其中，所述在初始化過(guò)程中進(jìn)行過(guò)濾，是指初始化過(guò)程中的握手信號(hào)，會(huì)相互發(fā)送一連串相同的報(bào)文，報(bào)文串進(jìn)入FPGA之前變?yōu)椴⑿械臄?shù)據(jù)，將相同重復(fù)的報(bào)文進(jìn)行濾掉。

所述進(jìn)行異步FIFO，是指在并行進(jìn)來(lái)的報(bào)文進(jìn)入FIFO的存儲(chǔ)器之前，對(duì)其進(jìn)行一次壓縮，使得并行進(jìn)來(lái)的報(bào)文連續(xù)密集存放。

所述基于重傳buffer進(jìn)行流控，具體內(nèi)容包括，發(fā)送端在非初始化過(guò)程中每傳送一個(gè)有效報(bào)文時(shí)，同時(shí)存入重傳buffer中,以備CRC出錯(cuò)時(shí)進(jìn)行重傳；接收端?每收到八個(gè)有效報(bào)文，ack將回傳一次到發(fā)送端?，發(fā)送端?每收到一個(gè)ack，重傳buffer的尾地址增加8，從而使重傳buffer的總數(shù)量減少8。

本發(fā)明所述基于節(jié)點(diǎn)控制器FPGA原型驗(yàn)證中的降頻方法和現(xiàn)有技術(shù)相比具有的有益效果是：該降頻方法采用FPGA硬件技術(shù)，完成通信中物理層和數(shù)據(jù)鏈路層的數(shù)據(jù)傳輸；在多節(jié)點(diǎn)控制器系統(tǒng)中利用該降頻方法,很好的滿足了數(shù)據(jù)鏈路層的各種操作,并能很好的用FPGA進(jìn)行實(shí)現(xiàn)和驗(yàn)證，解決了FPGA在原型驗(yàn)證中固有頻率不高的問(wèn)題，實(shí)現(xiàn)了FPGA以較低的速率與處理器系統(tǒng)等高速設(shè)備進(jìn)行通信。

附圖說(shuō)明

??????附圖1為數(shù)據(jù)報(bào)文輸入整理圖；

附圖2為數(shù)據(jù)的分配機(jī)制示意圖；

附圖3為每個(gè)小RAM的選擇圖；

附圖4為重傳buffer的原理圖。

具體實(shí)施方式

為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚明白，以下結(jié)合具體實(shí)施例，并參考附圖，對(duì)本發(fā)明所述基于節(jié)點(diǎn)控制器FPGA原型驗(yàn)證中的降頻方法進(jìn)一步詳細(xì)說(shuō)明。

本發(fā)明所述基于節(jié)點(diǎn)控制器FPGA原型驗(yàn)證中的降頻方法，該降頻方法是基于FPGA原型驗(yàn)證的數(shù)據(jù)鏈路降頻方法，在多節(jié)點(diǎn)控制器系統(tǒng)中,采用FPGA硬件技術(shù)，利用FIFO將輸入的數(shù)據(jù)緩存起來(lái)，同時(shí)又通過(guò)流控來(lái)控制對(duì)端系統(tǒng)發(fā)送的數(shù)據(jù)報(bào)文數(shù)量，能夠有效降低傳輸速率，從而實(shí)現(xiàn)FPGA可以以較低的速率與處理器系統(tǒng)等高速設(shè)備進(jìn)行通信。其中，所述FIFO是First?Input?First?Output的縮寫(xiě)，先入先出隊(duì)列，是一種傳統(tǒng)的按序執(zhí)行方法，先進(jìn)入的指令先完成并引退，跟著才執(zhí)行第二條指令。

實(shí)施例1：

本實(shí)施例所述基于節(jié)點(diǎn)控制器FPGA原型驗(yàn)證中的降頻方法，具體實(shí)現(xiàn)包括：步驟一、在初始化過(guò)程中進(jìn)行過(guò)濾的步驟，步驟二、進(jìn)行異步FIFO的步驟，步驟三、基于重傳buffer進(jìn)行流控的步驟。

本實(shí)施例中，所述在初始化過(guò)程中進(jìn)行過(guò)濾，是指初始化過(guò)程中的握手信號(hào)，會(huì)相互發(fā)送一連串相同的報(bào)文，報(bào)文串進(jìn)入FPGA之前變?yōu)椴⑿械臄?shù)據(jù)，將相同重復(fù)的報(bào)文進(jìn)行濾掉。