[發(fā)明專利]有源元件及應(yīng)用其的半導(dǎo)體元件

有效

• 申請?zhí)枺?/td>: 201410641127.1
• 申請日: 2014-11-13
• 公開（公告）號: CN105655328B
• 公開（公告）日: 2018-08-24
• 發(fā)明（設(shè)計(jì)）人: 呂函庭
• 申請（專利權(quán)）人: 旺宏電子股份有限公司
• 主分類號: H01L27/02
• 分類號: H01L27/02;H01L29/78;H01L29/06
• 代理公司: 中科專利商標(biāo)代理有限責(zé)任公司 11021
• 代理人: 任巖

本發(fā)明公開了一種有源元件及應(yīng)用其的半導(dǎo)體元件，該半導(dǎo)體元件包括一基板；一第一阱具有一第一導(dǎo)電態(tài)并自基板的表面向下延伸；一擴(kuò)散區(qū)域摻雜第一導(dǎo)電態(tài)的不純物并自第一阱的表面向下延伸；和多個有源元件形成于擴(kuò)散區(qū)域內(nèi)，且這些有源元件彼此相距地設(shè)置。有源元件是通過擴(kuò)散區(qū)域而彼此電性絕緣。實(shí)施例的有源元件是通過一導(dǎo)電護(hù)欄結(jié)構(gòu)而自隔離(self?isolated)。因此，包括實(shí)施例的無淺溝道隔離(STI)的有源元件的半導(dǎo)體元件不會有STI邊緣所造成的問題。

技術(shù)領(lǐng)域

本發(fā)明是有關(guān)于一種有源元件及應(yīng)用其的一半導(dǎo)體元件，且特別是有關(guān)于一種自隔離(self-isolated)的有源元件及一應(yīng)用此有源元件的無淺溝道隔離的半導(dǎo)體元件。

背景技術(shù)

在超大規(guī)模集成電路(Very-large-scale integration，VLSI)技術(shù)中，通常使用淺溝道隔離(shallow-trench isolation，STI)隔絕有源元件(例如互補(bǔ)式金屬氧化物半導(dǎo)體的晶體管)而定義出通道寬度。然而，相關(guān)研究者已經(jīng)發(fā)現(xiàn)STI邊緣會對應(yīng)用元件造成許多嚴(yán)重問題。

圖1繪示一種半導(dǎo)體元件的傳統(tǒng)布局。半導(dǎo)體元件包括多個有源元件10彼此相距地設(shè)置于一基板上，并皆位于具第一導(dǎo)電態(tài)的一第一阱12中，例如NMOS元件的P型阱中。再者，一輕摻雜區(qū)域(light doping region)具一第二導(dǎo)電態(tài)(例如N-)且位于P型阱中并包圍所有的有源元件10和P型阱接點(diǎn)(P-well contact)。相鄰的有源元件10是以STI電性隔離。各有源元件10包括具第一導(dǎo)電態(tài)的一擴(kuò)散區(qū)域DIF，一第一接觸區(qū)域111(例如一漏極區(qū)域)與一第二接觸區(qū)域113(例如一源極區(qū)域)分別位于擴(kuò)散區(qū)域DIF內(nèi)，以及一多晶硅柵極PG(其上具有一柵極接點(diǎn)115)形成在第一接觸區(qū)域111和第二接觸區(qū)域113之間。對傳統(tǒng)的半導(dǎo)體元件而言，存在于相鄰有源元件10之間的STI會造成不希望出現(xiàn)的STI邊緣效應(yīng)(STIedge issues)。

圖2是繪示一傳統(tǒng)半導(dǎo)體元件的多晶硅柵極及兩側(cè)的絕緣物的剖面示意圖。一多晶硅柵極PG是形成于一柵極氧化層GOX，通道135則位于多晶硅柵極PG下方和絕緣物STI之間。圖3A為一典型的低壓(LV)NMOS晶體管的ID-VG特性曲線，其中柵極氧化層GOX厚度為W/Lg＝0.6μm/0.4μm，且這些曲線在一漏極偏壓(V_D)0.1V下量測而得。圖3B為一典型的高壓(HV)NMOS晶體管的I_D-V_G特性曲線，其中柵極氧化層GOX厚度為W/Lg＝10μm/1.6μm，且這些曲線在一漏極偏壓(V_D)0.1V下量測而得。請參照圖1至圖3B。STI邊緣通常是半導(dǎo)體元件的”弱點(diǎn)”(如圖2中圈選處)，會造成不正常的次臨界漏電流(subthresholdleakage current)和導(dǎo)致不希望出現(xiàn)的雙峰(double hump)次臨界ID-VG特性曲線(如圖3A和圖3B中的曲線Process-1所示)。圖3A和圖3B中，曲線Process-1代表具雙峰漏電流的典型NMOS晶體管的I_D-V_G特性曲線，曲線Process-2代表具有改良STI的典型NMOS晶體管的I_D-V_G特性曲線，曲線Process-3代表具有改良STI和STI邊墻口袋摻雜(sidewall STI pocketimplant)的典型NMOS晶體管的I_D-V_G特性曲線。