[發明專利]一種提高MOS管擊穿電壓的結構

在審

• 申請號: 201410577720.4
• 申請日: 2014-10-24
• 公開（公告）號: CN104362173A
• 公開（公告）日: 2015-02-18
• 發明（設計）人: 李建成;尚靖;李聰;李文曉;王震;鄭黎明;曾祥華;吳建飛
• 申請（專利權）人: 中國人民解放軍國防科學技術大學
• 主分類號: H01L29/06
• 分類號: H01L29/06;H01L29/36
• 代理公司: 北京中濟緯天專利代理有限公司 11429
• 代理人: 胡偉華

技術領域

本發明屬于半導體結構，具體涉及一種提高MOS管擊穿電壓的結構。

背景技術

電子技術日益發展，許多集成電路系統或者模塊的設計需要使用一定耐壓的MOS管。通常可以使用LDMOS高壓管或者其他耐壓較高的MOS管。

例如在非易失存儲器中，由于擦除和編程的操作機制大多為FN隧穿，需要在存儲單元上施加高達10V的電壓，同時在外圍電路的設計時需要面臨某些MOS管的承受電壓達到10V以上。通常非易失存儲器外圍電路的設計中常常使用LDMOS做高壓管。

LDMOS管為了提高器件的擊穿電壓，通常利用阱的摻雜注入在溝道區部分形成一個較長的漂移區，當漏端加電壓時，漂移區將會完全耗盡，成為一個空間電荷區，該區域由于摻雜濃度低，耗盡區寬度較長，所以起到了一定的耐壓作用。

LDMOS管的漏端注入有阱的注入代替，面積相對原來的MOS管提高近一倍，其耐壓可以高達20V甚至400V。

然而在不需要很高的電壓的情況下，使用大面的LDMOS對項目的成本增加很多。例如在非易失存儲器中的MOS管承受的電壓10V左右，而一般0.13um工藝下NMOS管的擊穿電壓大約為10V，因此電路設計需要擊穿電壓能夠達到12V以上的MOS管，小幅度提高MOS管的擊穿電壓，增強電路的可靠性。

發明內容

本發明針對上述現有技術的不足，提出一種小幅度提高器件的擊穿電壓，增強電路的可靠性的提高MOS管擊穿電壓的結構。

為實現上述目的，本發明采用的技術方案如下：

本發明提供的一種器件結構：一種提高MOS管擊穿電壓的結構，包括具有P型摻雜的硅襯底，所述硅襯底上設置有阱區，所述阱區內設置有源區和漏區，所述源區與漏區之間形成溝道，所述阱區上設置有多晶，所述硅襯底與多晶之間形成氧化層；所述阱區內為P型摻雜，所述源區內為高濃度N型摻雜，所述漏區中遠離所述溝道的一端為高濃度N型摻雜，所述漏區中靠近所述溝道的一端為低濃度N型摻雜，所述多晶內為N型摻雜。所述漏區靠近多晶區域為N型LDD輕摻雜注入或其他低濃度N型注入。

本發明還提供了另一形式的器件結構：一種提高MOS管擊穿電壓的結構，包括具有P型摻雜的硅襯底，所述硅襯底上設置有阱區，所述阱區內設置有源區和漏區，所述源區與漏區之間形成溝道，所述阱區上設置有多晶，所述硅襯底與多晶之間形成氧化層；所述阱區內為N型摻雜，所述源區內為高濃度P型摻雜，所述漏區中遠離所述溝道的一端為高濃度P型摻雜，所述漏區中靠近所述源區的一端為低濃度P型摻雜，所述多晶內為P型摻雜。所述漏區靠近多晶區域為P型LDD輕摻雜注入或P型HR層注入。

上述兩種形式的器件結構中都具備以下技術特征：

器件結構中硅襯底上摻雜濃度最低，阱區摻雜濃度高于硅襯底上摻雜濃度，漏區靠近多晶部分的摻雜濃度高于阱區的摻雜濃度，源區、漏區遠離多晶的區域以及多晶上的摻雜濃度最高。

所述漏區靠近多晶區域利用LDD輕摻雜注入，其摻雜濃度低于源區摻雜濃度；遠離多晶區域利用源漏摻雜注入，其摻雜濃度與源區、多晶的摻雜濃度相同數量級。

所述漏區靠近多晶區域為LDD輕摻雜注入可以替換為使用用于注入多晶電阻的HR層注入。

所述源區可以同時或者單獨參考所述漏區結構提高MOS管源區擊穿電壓。

本發明技術方案的有益效果：

本發明提高MOS管擊穿電壓的結構通過改變MOS管的電場分布，小幅度提高MOS管的擊穿電壓，同時面積幾乎保持不變。相對LDMOS，所提供的MOS管具有在面積和擊穿電壓上折中的特點。

附圖說明

圖1為普通NMOS管橫截面示意圖。

圖2為本發明的NMOS管實例示意圖。

圖3為本發明的NMOS管的第一種版圖示意圖。

圖4a～4e為本發明具體實例的工藝流程器件橫截面示意圖。

圖5為本發明的NMOS管的第二種版圖示意圖。

具體實施方式

為使本發明的目的、技術方案和優點更加清楚，下面結合附圖對本發明的具體實施例進行詳細描述，但不構成對本發明的限制。