[發明專利]線性間距分布固定電荷島SOI耐壓結構及功率器件

有效

• 申請號: 201410564342.6
• 申請日: 2014-10-22
• 公開（公告）號: CN104269403B
• 公開（公告）日: 2017-08-22
• 發明（設計）人: 李海鷗;李琦;翟江輝;唐寧;蔣行國;李躍
• 申請（專利權）人: 桂林電子科技大學
• 主分類號: H01L27/092
• 分類號: H01L27/092
• 代理公司: 桂林市持衡專利商標事務所有限公司45107
• 代理人: 陳躍琳

技術領域

本發明屬于半導體功率器件領域，具體涉及一種線性間距分布固定電荷島SOI耐壓結構及功率器件。

背景技術

SOI(Silicon On Insulator，絕緣襯底上的硅)功率器件具有高的工作速度和集成度、可靠的絕緣性能、強的抗輻照能力以及無可控硅自鎖效應，廣泛用于電力電子、工業自動化、航空航天和武器裝備等領域。

SOI功率器件的擊穿電壓由電場沿耐壓長度進行電離積分計算得到，取決于縱向耐壓和橫向耐壓中的較小者。SOI橫向耐壓的設計原理可沿用成熟的硅基原理和技術，例如RESURF(Reduce SURface electric Field，降低表面電場)、橫向變摻雜、場板和超結結構等。而由于介質埋層阻止了器件的耗盡區向襯底擴展，所以SOI縱向耐壓只能由頂層硅和介質埋層承擔。但是受器件結構、自熱效應以及工藝的限制，頂層硅和介質埋層都不能太厚，所以導致縱向耐壓較低，成為限制橫向SOI功率器件和集成電路發展及應用的主要原因。

典型的常規n型SOI LDMOS(Lateral Double Diffused Metal Oxide Semiconductor，橫向雙擴散金屬氧化物半導體)器件的結構，如圖1所示，其主要由源電極，n+源區，柵氧化層，n型有源半導體層，n+漏區，漏電極，p型溝道區，p型襯底半導體層和介質埋層組成。對于介質埋層為SiO2的常規SOI器件，受高斯定理的限制，器件擊穿時的介質埋層電場E_I和半導體有源層電場E_S需滿足“E_I＝3E_S”。常規情況下，硅的臨界擊穿電場為20-40V/um，所以器件擊穿時，E_I僅為約100V/um，遠遠未達到SiO₂的臨界擊穿電場600V/um以上，所以SiO₂的耐壓潛力未能得到充分利用。

為了提高SOI器件的縱向耐壓，公告號為CN101477999A的中國發明專利公開了一種“用于功率器件的具有界面電荷島SOI耐壓結構”，其主要由半導體襯底層，介質埋層和半導體有源層。在所述介質埋層和半導體有源層的交界面的全部范圍或部分范圍內設置有伸入至所述半導體有源層內的多個高濃度n+區，多個高濃度n+區間斷設置，所述高濃度n+區為半導體材質，多個高濃度n+區形成界面電荷島，高濃度n+區的濃度范圍大于1×10¹⁶cm^-3。該發明在常規SOI功率器件的有源層中，介質埋層之上設置有至少一個界面島型埋層，有源層的導電類型與界面島型埋層的導電類型相反。當漏極施加反偏電壓時，同時源、柵和襯底接地時，介質埋層的上界面將自適應地收集空穴，空穴濃度從源到漏線性增加。雖然，這些界面空穴能有效的增加介質埋層電場和提高耐壓，但是，電荷島在硅有源層中形成，高溫時橫向和縱向擴展嚴重，而且該電荷島也難于在薄硅層中實現。

發明內容

本發明所要解決的技術問題是常規SOI耐壓器件縱向耐壓低的不足，提供一種線性間距分布固定電荷島SOI耐壓結構及功率器件，其不僅可以大大提高介質埋層電場，從而有效提高耐壓；而且工藝實現簡單，與常規CMOS工藝完全兼容。

為解決上述問題，本發明是通過以下技術方案實現的：

一種線性間距分布固定電荷島SOI耐壓結構，包括自下而上依次疊放的襯底層、介質埋層和有源層，其不同之處是：還進一步包括多個濃度大于等于1×10¹³cm^-2的高濃度固定電荷區；這些高濃度固定電荷區由介質材料形成，且電荷極性為正；這些高濃度固定電荷區均位于介質埋層上部，且相互之間呈間斷設置；在橫向耐壓方向上，每2個高濃度固定電荷區之間的間距呈線性遞減或遞增。

上述方案中，所有高濃度固定電荷區的濃度最好均相等。

上述方案中，所述高濃度固定電荷區通過離子注入方式注入到介質埋層中，且注入的離子最好為銫正離子、鈉正離子、碘正離子、硼正離子和/或硅正離子。

上述方案中，所有高濃度固定電荷區的高度最好均相等。

上述方案中，所有高濃度固定電荷區的頂部至介質埋層上表面的距離最好相等。

上述方案中，所述介質埋層上最好開有上下貫通襯底層和有源層的散熱硅窗口。