[發明專利]一種SOI器件結構及其制作方法

有效

• 申請號: 201410541928.0
• 申請日: 2014-10-14
• 公開（公告）號: CN104362093B
• 公開（公告）日: 2017-03-22
• 發明（設計）人: 胡志遠;張正選;寧冰旭;畢大煒;彭超;鄒世昌
• 申請（專利權）人: 中國科學院上海微系統與信息技術研究所
• 主分類號: H01L21/336
• 分類號: H01L21/336
• 代理公司: 上海光華專利事務所31219
• 代理人: 李儀萍

技術領域

本發明屬于半導體制造領域，涉及一種SOI器件結構及其制作方法。

背景技術

近年來，絕緣體上材料以其獨特的絕緣埋層結構，能降低襯底的寄生電容和漏電電流，在低壓、低功耗、高溫、抗輻射器件等諸多領域得到了廣泛的應用。制備更小尺寸、更高性能的器件一直是半導體工業發展的目標和方向，隨著超大規模集成電路技術進入到22nm節點及以下，對集成電路的特征尺寸提出了更高要求。

CMOS為了較低的功率和較高速度而采用絕緣體上硅(SOI)技術。器件面積越小、密度越高，制造出的芯片成本越低。

在目前半導體制作工藝中，一般采用區域氧化法(localized?oxidation?isolation,LOCOS)或是淺溝槽隔離(shallow?trench?isolation,STI)方法來進行元件之間的隔離，以避免元件間相互干擾而產生短路現象。隨著半導體芯片的設計與制造線寬變得越來越細時，LOCOS制作工藝中所產生的凹坑(pits)、晶體缺陷(crystal?defect)以及鳥喙(bird’s?beak)長度過長等缺點，便將大幅地影響半導體芯片的特性，且LOCOS方法所產生的場氧化層占據較大的體積而會影響整個半導體芯片的集成度(integration)。因此在亞微米(submicron)的多柵極場效晶體管制作工藝中，尺寸較小、可提高半導體芯片的集成度的淺溝槽隔離(shallow?trench?isolation，簡稱STI)制作工藝遂成為近來被廣泛使用的隔離技術，用以隔離各MOS晶體管。

然而，隨著半導體制造工藝節點越來越小，如何在保證器件性能的基礎上進一步減小器件、芯片的面積，節省成本，成為本領域技術人員亟待解決的問題。

發明內容

鑒于以上所述現有技術的缺點，本發明的目的在于提供一種SOI器件結構及其制作方法，用于進一步減小器件、芯片的面積，節省制造成本。

為實現上述目的及其他相關目的，本發明提供一種SOI器件結構，包括自下而上依次為背襯底、埋氧層及頂層硅的SOI襯底，所述頂層硅中形成有由淺溝槽隔離結構隔離的有源區，所述有源區中形成有MOS晶體管；所述MOS晶體管包括源極、漏極及柵極；所述有源區側壁與所述淺溝槽隔離結構之間形成有一收容空間，所述MOS晶體管還包括一對側壁柵極，該一對側壁柵極嵌入所述收容空間中，并與所述柵極連接。

可選地，所述收容空間中除所述側壁柵極以外的區域被絕緣層所填充。

可選地，所述側壁柵極的材料為多晶硅。

可選地，所述側壁柵極的厚度大于100埃，所述側壁柵極的高度為所述頂層硅厚度的0.25～1倍。

可選地，所述側壁柵極與所述有源區側壁之間形成有側壁柵氧化層。

可選地，所述有源區側壁包括一摻雜層。

可選地，所述淺溝槽隔離結構底部形成有一犧牲層。

本發明還提供一種SOI器件結構的制作方法，至少包括以下步驟：

S1：提供一自下而上依次包括背襯底、埋氧層及頂層硅的SOI襯底，在所述頂層硅中形成底部到達所述埋氧層上表面的淺溝槽隔離開口；

S2：在所述淺溝槽隔離開口中依次形成犧牲層及淺溝槽隔離材料層，并進行平坦化，形成淺溝槽隔離結構；所述淺溝槽隔離結構隔離出有源區；

S3：去除所述犧牲層，以在所述有源區側壁與所述淺溝槽隔離結構之間形成收容空間；

S4：沉積柵極材料層，并進行刻蝕，以在所述有源區上方形成柵極，其中，沉積于所述收容空間中且被所述柵極覆蓋的柵極材料層構成側壁柵極；

S5：繼續制作源極及漏極，形成MOS晶體管。

可選地，于所述步驟S4中，刻蝕所述柵極材料層形成所述柵極時，進行預設時間的過刻蝕，將所述收容空間中未被所述柵極覆蓋的柵極材料層去除。

可選地，進一步在所述收容空間中填充絕緣層。

可選地，于所述步驟S1中，形成所述淺溝槽隔離開口后，在所述淺溝槽隔離開口側壁形成側壁氧化層。

可選地，于所述步驟S1中，形成所述淺溝槽隔離開口后，在所述淺溝槽隔離開口側壁進行離子注入，形成摻雜層。

可選地，于所述步驟S3中，所述收容空間的高度為所述頂層硅厚度的0.25～1倍，所述淺溝槽隔離結構底部保留部分犧牲層。

可選地，所述側壁柵極的厚度大于100埃。