[發明專利]多層場效應晶體管及其制造方法

在審

• 申請號: 201410472615.4
• 申請日: 2014-09-16
• 公開（公告）號: CN104241288A
• 公開（公告）日: 2014-12-24
• 發明（設計）人: 吳東平;許鵬;周祥標;付超超
• 申請（專利權）人: 復旦大學
• 主分類號: H01L27/105
• 分類號: H01L27/105;H01L21/77
• 代理公司: 上海晨皓知識產權代理事務所(普通合伙) 31260
• 代理人: 成麗杰

技術領域

本發明涉及半導體制造領域，特別涉及一種多層場效應晶體管及其制造方法。

背景技術

半導體技術隨著摩爾定律而迅速發展，集成電路上的晶體管數量在不斷增加。因此需要將半導體器件的特征尺寸持續減小，才能夠增加晶體管的集成度。

通常，集成電路均是先通過前段(FEOL)工藝形成半導體器件之后，再通過后段(BEOL)工藝形成互連結構與半導體器件相連，并引出，從而獲得相應的集成電路。

現有技術中，所有的半導體器件通常排布在同一平面，例如所有的柵極均是采用同一工藝形成，并且均處于同一平面，之后再堆疊形成介質層及互連結構。為了提高集成度，通常只是降低半導體器件的特征尺寸，減少半導體器件所占用的平面面積，盡管減少半導體特征尺寸能夠在一定程度內提高集成度，然而，半導體特征尺寸也不能夠無限減小。此外，半導體尺寸的減小對于工藝挑戰也越來越大，帶來的制造成本越來越高，并不利量產。因此，如何在不增加工藝難度的情況下，提高半導體器件的集成度是本領域技術人員急需解決的技術問題。

發明內容

本發明的目的在于提供一種多層場效應晶體管及其制造方法，使得場效應晶體管能夠形成多層，從而在不增加工藝難度的情況下，提高集成度。

為解決上述技術問題，本發明的實施方式提供了一種多層場效應晶體管，包括：N個依次堆疊的場效應晶體管，第N-1個場效應晶體管和第N個場效應晶體管之間由第M-1層介質層隔離開，在所述第N個場效應晶體管上形成有第M層介質層，其中，N、M均為大于或等于2的整數。

本發明實施方式相對于現有技術而言，將N個場效應晶體管采用上下堆疊的方式形成，能夠在不增加芯片表面積的情況下，提高集成電路場效應晶體管的集成度，符合半導體技術發展的趨勢，能夠對量產起著較為重要的推動作用。

進一步的，在本發明所述的多層場效應晶體管中，還包括多個通孔連線，所有場效應晶體管的源漏區均通過所述通孔連線引出至所述第M層介質層的表面。

進一步的，在本發明所述的多層場效應晶體管中，N個依次堆疊的場效應晶體管為PN結型MOS場效應晶體管、肖特基場效應晶體管或無結型MOS場效應晶體管中的一種或多種堆疊而成。

另外，形成的多層場效應晶體管可以根據不同的工藝需要形成不同的場效應晶體管，可以采用一種場效應晶體管堆疊而成或多種場效應晶體管堆疊而成，以滿足不同集成電路的需要，其中，無結型MOS場效應晶體管具有關態漏電小，有效克服短溝道效應等優點，肖特基場效應晶體管具有較小的接觸電阻，能夠增加驅動電流，提高器件反應速度。

本發明的實施方式還提供了一種多層場效應晶體管制造方法，包括以下步驟：

步驟S1：提供半導體襯底，在所述半導體襯底上形成第一個場效應晶體管；

步驟S2：在所述半導體襯底和第一個場效應晶體管的表面形成第一層介質層；

步驟S3：在所述第一層介質層的表面形成第二個場效應晶體管；

步驟S4：在所述第一層介質層及第二個場效應晶體管上形成第二層介質層；

步驟S5：依次循環，直至在第M-1層介質層上形成第N個場效應晶體管，并在第M-1層介質層及第N個場效應晶體管上形成第M層介質層。

進一步的，在所述的多層場效應晶體管制造方法中，在第M-1層介質層上形成第N個場效應晶體管包括如下步驟：

在所述第M-1層介質層上形成第N-1層半導體薄膜；

刻蝕所述第N-1層半導體薄膜，暴露出位于所述第N-1個場效應晶體管的源漏區上的第M-1層介質層；

在所述第N-1層半導體薄膜上形成第N個場效應晶體管。

進一步的，在所述的多層場效應晶體管制造方法中，在第M層介質層之后，還包括步驟：

依次刻蝕第M層介質層至第一層介質層，形成多個通孔，所述通孔分別暴露出所述第一個場效應晶體管至第N個場效應晶體管的源漏區；

在所述通孔中形成通孔連線，所述通孔連線與暴露出的第一個場效應晶體管至第N個場效應晶體管的源漏區相連。

本發明實施方式相對于現有技術而言，先形成第一個場效應晶體管，再形成第一層介質層，接著在第二層介質層上形成第一層半導體薄膜，在第一層半導體薄膜上第二個場效應晶體管位于第一個場效應晶體管之上，再形成第二層介質層覆蓋第二個場效應晶體管，依次循環，直至形成第N個場效應晶體管和覆蓋其之上的第M層介質層，接著刻蝕介質層，形成暴露出所有場效應晶體管的源漏區的通孔，再形成通孔連線，將所有場效應晶體管的源漏區引出，從而可以獲得集成度較高的集成電路。