[發明專利]一種減少高速差分對之間串擾影響的設計方法

有效

• 申請號: 201410410813.8
• 申請日: 2014-08-20
• 公開（公告）號: CN104182576B
• 公開（公告）日: 2017-05-03
• 發明（設計）人: 武寧;吳福寬
• 申請（專利權）人: 浪潮電子信息產業股份有限公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 濟南信達專利事務所有限公司37100
• 代理人: 張靖

1.一種減少高速差分對之間串擾影響的設計方法，其特征在于：通過改變差分對中間DC耦合電容的擺放位置，使差分對走線在DC耦合電容前后走線極性反轉，從而使遠端串擾正負幅度噪聲相互疊層，削弱差分總噪聲能；

在若干對差分線分布中，DC耦合電容前后走線極性相同的差分線和DC耦合電容前后走線極性相反的差分線間隔排列；

所述DC耦合電容的擺放位置，在PCB板上，對于一對水平走向的差分線，其中一組走線的DC耦合電容沿豎直方向設置，另一組走線的DC耦合電容沿豎直方向設置在前一組走線右段的兩旁，其中，每組走線的耦合電容都是沿豎直方向排列，上面一組的走線經過左面一組耦合電容延伸到右邊，下面一組的走線經過右面一組耦合電容，跨過上一組走線的右半段后，延伸到右邊。