[發(fā)明專利]一種基于離散時間增量型ΣΔADC的X射線CCD讀出系統(tǒng)

在審

• 申請?zhí)枺?/td>: 201410388116.7
• 申請日: 2014-08-08
• 公開（公告）號: CN104168022A
• 公開（公告）日: 2014-11-26
• 發(fā)明（設(shè)計）人: 曹驍飛;王艷朝;易婷;洪志良
• 申請（專利權(quán)）人: 復(fù)旦大學(xué)
• 主分類號: H03M1/12
• 分類號: H03M1/12;G01T1/20
• 代理公司: 上海正旦專利代理有限公司 31200
• 代理人: 陸飛;盛志范

技術(shù)領(lǐng)域

本發(fā)明屬于集成電路設(shè)計技術(shù)領(lǐng)域，具體涉及一種基于增量型ΣΔADC的X射線CCD讀出系統(tǒng)。

技術(shù)背景

X射線CCD照相機在近些年來逐漸成為應(yīng)用于X射線天文望遠鏡的主流探測器。X射線CCD具有非常高的能量分辨率和角度分辨率。為達到高精度低噪聲的要求，傳統(tǒng)的X射線CCD讀出系統(tǒng)通常是用分立元件所組成的，但是分立元件組成的讀出系統(tǒng)重量和功耗非常大，很大程度上增加了火箭發(fā)射的成本。此外，由于傳統(tǒng)的讀出系統(tǒng)的讀出速率很低，讀出整個CCD平面的一幀圖像信號需要幾秒鐘甚至更長的時間，導(dǎo)致了CCD讀出系統(tǒng)的時間分辨率已不足以滿足天體物理學(xué)等研究的需要。近些年來，專用集成電路芯片(ASIC)正逐漸替代傳統(tǒng)的分立器件，成為主流的X射線讀出系統(tǒng)的解決方案。專用集成電路芯片可以進行定制電路設(shè)計來達到特定的精度、噪聲和讀出速率的指標(biāo)。隨著集成電路工藝的不斷發(fā)展，集成電路芯片的面積、速度和功耗不斷降低，集成電路相比傳統(tǒng)的分立元件的優(yōu)勢愈發(fā)顯著。通過設(shè)計單芯片多通道并行處理CCD信號可以提高整個系統(tǒng)的讀出速率。

為消除CCD輸出信號中的低頻噪聲、失調(diào)和1/f噪聲，通常都需要采用相關(guān)雙采樣技術(shù)(CDS)降低噪聲。相關(guān)雙采樣技術(shù)對浮置電平和信號電平兩次采樣并相減，一般認為這兩次采樣中包含相同的低頻噪聲分量和失調(diào)分量，由此實現(xiàn)了降噪的目的。而在實際電路中，還存在白噪聲、高頻噪聲和開關(guān)噪聲等，這些噪聲不能通過CDS技術(shù)得到很好的消除，因此在CDS技術(shù)的基礎(chǔ)上，又發(fā)明了積分相關(guān)雙采樣的技術(shù)(iCDS)。iCDS通過對浮置電平和信號電平在一定時間內(nèi)積分，它的傳輸函數(shù)相當(dāng)于一個帶通濾波器，既消除了低頻噪聲，又可以濾除高頻噪聲。類似于iCDS的技術(shù)是多次采樣CDS，這種技術(shù)是通過對浮置電平和信號電平進行多次采樣求平均值來達到降低噪聲的目的。

ΣΔADC適合應(yīng)用于低噪聲X射線讀出系統(tǒng)，由于ΣΔADC本身的過采樣特性，可以通過對一個像素信號的浮置電平和信號電平進行過采樣從而降低讀出電路的噪聲。但是，傳統(tǒng)的ΣΔADC需要非常復(fù)雜的數(shù)字濾波器，數(shù)字濾波器的響應(yīng)時間很長，數(shù)字輸出與模擬輸入沒有一一對應(yīng)的關(guān)系，無法應(yīng)用于圖像信號讀出應(yīng)用。近幾年來，一種增量型ΣΔADC架構(gòu)被提出并在高精度儀器儀表測量領(lǐng)域得到廣泛應(yīng)用。增量型ΣΔADC的優(yōu)點是具有輸入輸出的一一對應(yīng)關(guān)系，其數(shù)字濾波器具有零延時的輸出特性，因此非常適合應(yīng)用于X射線CCD讀出系統(tǒng)。

發(fā)明內(nèi)容

本發(fā)明的目的在于提供一種基于增量型ΣΔADC的低功耗低噪聲的X射線讀出系統(tǒng)。

本發(fā)明提供的低功耗低噪聲的X射線CCD讀出系統(tǒng)，由前端讀出電路（1）、數(shù)字控制單元（2）和離散時間增量型ΣΔADC（3）構(gòu)成。

所述的前端讀出電路（1）的Vinp輸入端和Vinn輸入端分別與外部的模擬輸入信號Vinp和Vinn相連；其clamp1輸入端，clamp2輸入端和DAC_en輸入端分別與所述的數(shù)字控制單元（2）的clamp1輸出端，clamp2輸出端和DAC_en輸出端相連；其Voutp輸出端和Voutn輸出端分別與所述的離散時間增量型ΣΔADC（3）的Vinp輸入端和Vinn輸入端相連；

所述的數(shù)字控制單元（2）的CLK輸入端與外部的時鐘輸入信號CLK相連；其RST輸入端與外部的CCD復(fù)位同步信號RST相連；其CS輸入端，SCLK輸入端和MOSI輸入端分別與外部的SPI寫入信號CS，SCLK和MOSI相連；其CLK1輸出端，RST1輸出端，deint1輸出端，int1輸出端，post1輸出端分別與所述的離散時間增量型ΣΔADC（3）的CLK1輸入端，RST1輸入端，deint1輸入端，int1輸入端，post1輸入端相連；其CLK2輸出端，RST2輸出端，deint2輸出端，int2輸出端，post2輸出端分別與所述的離散時間增量型ΣΔADC（3）的CLK2輸入端，RST2輸入端，deint2輸入端，int2輸入端，post2輸入端相連；

所述的離散時間增量型ΣΔADC（3）的Vcom輸入端與外部的模擬共模信號Vcom相連；其輸出與Dout輸出端相連，輸出讀出系統(tǒng)的處理結(jié)果。