[發(fā)明專利]一種提取待測時鐘信號時間間隔參數(shù)的電路及方法

有效

• 申請?zhí)枺?/td>: 201410320982.2
• 申請日: 2014-07-07
• 公開（公告）號: CN104133367B
• 公開（公告）日: 2017-02-01
• 發(fā)明（設計）人: 林偉;程根法
• 申請（專利權(quán)）人: 中國電子科技集團公司第四十一研究所
• 主分類號: G04F10/00
• 分類號: G04F10/00
• 代理公司: 安徽合肥華信知識產(chǎn)權(quán)代理有限公司34112
• 代理人: 余成俊

技術(shù)領域

本發(fā)明涉及時鐘信號測試領域，具體是一種提取待測時鐘信號時間間隔參數(shù)的電路及方法。

背景技術(shù)

時間間隔測量技術(shù)在航空、航天、精確制導以及核物理等領域有著廣泛的應用，是導航、空間技術(shù)、通訊、工業(yè)生產(chǎn)、電力等應用領域不可缺少的關(guān)鍵技術(shù)。時間間隔測量對測控技術(shù)在工業(yè)、國防及科學技術(shù)的進步方面起到了舉足輕重的作用。

要對時鐘信號進行信號完整性分析并分離出確定性抖動（DJ）、隨機性抖動(RJ)、周期性抖動（PJ）及高頻調(diào)制分析等，需要測量的時間間隔參數(shù)很多，如正/負周期、正/負脈寬、正/負N個周期及相鄰周期值等。

現(xiàn)有的提取待測時鐘信號時間間隔參數(shù)的電路，通常只是提取單一的時間間隔參數(shù)如正/負周期或正/負脈寬等，并且不能任意的對參數(shù)類型和正/負極性進行控制，同時一般待測時鐘信號頻率不超過GHz。與由示波器電路測量相比，由觸發(fā)電路本身引起的抖動可以降低到最小。帶來的好處是，測量迅速準確。同時也可以進行周期抖動、周期對周期等的測量。輸入信號的周期、脈寬、N個周期等由時間間隔測量電路完成測試。

因此，如何獲得高速待測時鐘更多的時間間隔參數(shù)并可選擇參數(shù)類型及正/負極性，是本領域技術(shù)人員需要解決的技術(shù)問題。

發(fā)明內(nèi)容????本發(fā)明的目的是提供一種提取待測時鐘信號時間間隔參數(shù)的電路及方法，以解決現(xiàn)有技術(shù)存在的問題。

為了達到上述目的，本發(fā)明所采用的技術(shù)方案為：

一種提取待測時鐘信號時間間隔參數(shù)的電路，其特征在于：包括有比較器、時鐘分配單元、啟動/停止控制單元、電路結(jié)構(gòu)相同的三路通路單元、FPGA單元，其中：

所述比較器輸出與時鐘分配單元輸入連接，待測時鐘信號差分輸入至比較器，在差分輸入的交叉點比較后，送入時鐘分配單元；

所述時鐘分配單元由差分比較器和一分四的緩沖器集成電路芯片構(gòu)成，時鐘分配單元的輸出分別與啟動/停止控制單元輸入、三路通路單元輸入連接，比較器送入的待測時鐘信號經(jīng)過一分四的緩沖器后分為四路輸出，四路輸出的待測時鐘信號分別送入啟動/停止控制單元、三路通路單元；

所述啟動/停止控制單元由單個D觸發(fā)器構(gòu)成，啟動/停止控制單元輸出部分連接至三路通路單元，所述FPGA單元有部分輸出連接至啟動/控制單元輸入，時鐘分配單元輸出的待測時鐘信號送入啟動/停止控制單元D觸發(fā)器的時鐘輸入端，F(xiàn)PGA單元產(chǎn)生啟動/停止測量信號并送入啟動/停止控制單元D觸發(fā)器的數(shù)據(jù)輸入端，啟動/停止控制單元以待測時鐘信號作為基準信號同步啟動/停止測量信號產(chǎn)生啟動/停止控制信號，啟動/停止控制信號通過啟動/停止控制單元的輸出差分輸出，其中部分啟動/停止控制信號送入三路通路單元；

所述通路單元中，每路通路單元分別由第一正/負選擇芯片、二分頻芯片、第二正/負選擇芯片、可編程分頻器、鎖存器依次連接構(gòu)成，所述時鐘分配單元輸出分別與每路通路單元中第一正/負選擇芯片輸入連接，所述FPGA單元有部分輸出分別與每路通路單元中第一正/負選擇芯片、第二正/負選擇芯片、可編程分頻器連接，所述啟動/停止控制單元部分輸出分別與每路通路單元中二分頻芯片、可編程分頻器、鎖存器連接，時鐘分配單元輸出的待測時鐘信號送入每路通路單元中第一正/負選擇芯片，待測時鐘信號依次經(jīng)過第一正/負選擇芯片正負選擇、二分頻芯片分頻、第二正/負選擇芯片正負選擇、可編程分頻器分頻、鎖存器鎖存后通過鎖存器輸出待測時鐘信號的鎖定邊沿，所述啟動/停止控制單元輸出的啟動/停止控制信號分別送入二分頻芯片、可編程分頻器、鎖存器，作為二分頻芯片和鎖存器的復位信號以及可編程分頻器的置數(shù)使能信號，所述FPGA單元中產(chǎn)生正/負極性選擇信號、分頻置數(shù)控制信號，正/負極性選擇信號由FPGA單元分別送入第一正/負選擇芯片、第二正/負選擇芯片，分頻置數(shù)控制信號由FPGA單元送入可編程分頻器。

所述的一種提取待測時鐘信號時間間隔參數(shù)的電路，其特征在于：所述比較器單端輸入待測時鐘信號時，比較器未輸入待測時鐘信號的輸入端接地，或者接一個固定比較電平。

一種待測時鐘信號時間間隔提取方法，其特征在于：通過FPGA單元對三路通路單元中正/負選擇芯片的正/負極性選擇，以及可編程分頻器的分頻置數(shù)的控制，三路通路單元分別鎖定三個相應待測時鐘信號的邊沿，將三個待測時鐘信號的邊沿相互之間兩兩組合可一次提取出三個時間間隔參數(shù)或相鄰周期值。

本發(fā)明的有益效果：