[發明專利]一種基于DICE單元的新型抗SEU加固的SR鎖存器

在審

• 申請號: 201410287632.0
• 申請日: 2014-06-24
• 公開（公告）號: CN104022773A
• 公開（公告）日: 2014-09-03
• 發明（設計）人: 王海濱;林善明;謝迎娟;單鳴雷;劉玉宏;劉翔
• 申請（專利權）人: 河海大學常州校區
• 主分類號: H03K19/003
• 分類號: H03K19/003;H03K3/037
• 代理公司: 南京縱橫知識產權代理有限公司 32224
• 代理人: 董建林

技術領域

本發明屬于集成電路設計領域，尤其涉及一種基于DICE單元的新型抗SEU加固的SR鎖存器。

背景技術

空間輻射環境中，輻射效應會導致集成電路壽命降低或存儲單元的數據混亂，根據不同的輻射機理，空間輻射對集成電路的影響可分為兩大類，即總劑量效應(Total?Dose?Effects,TID)和單粒子效應(Single?Event?Effect，SEE)。總劑量效應(TID)是由于長期大量的粒子輻射累積造成整個集成電路的性能惡化。單粒子效應(SEE)是單個高能粒子在穿過半導體器件敏感區引發電離，產生額外的電子或空穴，從而引起原來電平的改變，并導致器件邏輯狀態的非正常改變。在SEE各種形式中，由于入射粒子引起存儲單元邏輯狀態改變的單粒子翻轉(Single?Event?Upset，SEU)一直是單粒子錯誤的主要原因。SEU是一種“軟錯誤”，僅引起存儲單元邏輯狀態改變。

集成電路制造工藝技術的發展使得TID的問題基本得到解決。隨著集成電路特征尺寸越來越小，敏感節點之間的距離也變得更小，節點電容電壓不斷下降，導致電路節點翻轉所需的臨界電荷也變小，從而使得，在深亞微米工藝下，電路對SEE更加敏感。在SEE各種形式中，由于入射粒子引起存儲單元邏輯狀態改變的單粒子翻轉(Single?Event?Upset，SEU)一直是單粒子錯誤的主要原因。SEU是一種“軟錯誤”，僅引起存儲單元邏輯狀態改變。雖不損壞電路本身，但卻是航天設備或衛星系統穩定性面臨的最主要問題之一。如果在醫學成像和科學實驗出現SEU會導致噪聲信號和數據丟失，則需要更高的強度和更長的曝光時間來克服噪聲。

SEU對時序邏輯電路(鎖存器和觸發器)的影響是引起集成電路和存儲單元軟錯誤最常見的原因之一。因此，保護時序邏輯電路，是實現抗SEU的有效方法。

大多數抗單粒子反轉SRAM存儲單元由鎖存器構成，最常見的鎖存器是D鎖存器和SR鎖存器。其中SR鎖存器一般看作是時序設計的基礎模塊。因為用一個外部門電路，SR可以轉換成D鎖存器，但D鎖存器不能轉換成SR鎖存器。用三個外部門電路，SR鎖存器可以轉換成帶時鐘的D鎖存器。但D鎖存器不能轉換成SR鎖存器。也就是說，加上簡單的外部邏輯，SR鎖存器可以轉換成任何形式的鎖存器。

過去人們提出了很多SEU加固的存儲單元設計，其中雙互鎖存儲單元(Dual?Interlocked?storage?Cell，DICE)由于其結構對稱，晶體管數少，功耗低、恢復速度較快而被廣泛采用。傳統DICE單元內部有2對存儲相同信息且相互隔離，相互鎖存的敏感點。當其中某一個敏感點發生翻轉時，可以通過其他三個節點的正確狀態自動將該節點的狀態恢復。

但是如果DICE單元中有兩個(及以上)敏感點同時發生翻轉，傳統DICE結構就不能自動恢復原狀態，反而保持錯誤狀態，如前所述，發生多節點翻轉(Multiple?Bit?Upset,MBU)的可能性越來越高。

發明內容

為了解決現上述問題，本發明提供一種基于DICE單元的新型抗SEU加固的SR鎖存器，本設計在DICE單元基礎上，設計了一種由PMOS管控制的基于DICE單元的新型抗多節點反轉(MBU)加固的SR鎖存器，通過PMOS管的關斷來隔離SEU錯誤向相鄰節點的傳播，避免多節點反轉，提高集成電路和存儲單元抗SEU能力。

本發明所要解決的技術問題是通過以下技術方案實現的：

一種基于DICE單元的新型抗SEU加固的SR鎖存器，包括基于DICE的SR鎖存器單元，其用來鎖存輸入信號狀態；反相器控制PMOS單元，其用來控制基于DICE的SR鎖存器單元中的反相器的反饋回路的通斷；控制邏輯產生單元，其用來產生反相器控制PMOS單元所需的輸入控制信號。

進一步的，所述反相器控制PMOS單元包括PMOS管P12、P9、P10以及P11，所述基于DICE的SR鎖存器單元包括PMOS管P1、P2、P3、P4、P5、P6、P7、P8，NMOS管N1、N2、N3、N4、N5、N6、N7、N8，所述控制邏輯產生單元包括PMOS管CP2、CP1、NMOS管CN1、CN2；

其中PMOS管CP2的漏極與PMOS管CP1的源極相連，PMOS管CP2的柵極同時連接PMOS管P3的柵極、NMOS管N3的柵極、NMOS管CN2的柵極以及PMOS管P7的柵極；PMOS管CP1的柵極同時連接PMOS管P1的柵極以及PMOS管P5的柵極，其漏極同時連接NMOS管CN1與NMOS管CN2的漏極以及PMOS管P9、PMOS管P10、PMOS管P11的柵極；