[發明專利]CMOS器件及其形成方法

在審

• 申請號: 201410284407.1
• 申請日: 2014-06-23
• 公開（公告）號: CN105448913A
• 公開（公告）日: 2016-03-30
• 發明（設計）人: 葉文源
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司;中芯國際集成電路制造（北京）有限公司
• 主分類號: H01L27/092
• 分類號: H01L27/092;H01L21/8238
• 代理公司: 北京康信知識產權代理有限責任公司 11240
• 代理人: 吳貴明;張永明

技術領域

本發明涉及半導體制造領域，具體而言，涉及一種CMOS器件及其形成方法。

背景技術

隨著半導體技術的發展，要求CMOS器件的尺寸不斷縮小，相應地，對高密度、高性能大規模集成電路的需求也越來越多。在眾多的CMOS器件中，互補金屬氧化物(CMOS)器件作為先進的邏輯集成電路，已成為集成電路發展的主流。

CMOS器件的綜合性能受多種因素的影響，其中，阱區的質量和性能是這些影響因素的其中之一?，F有的CMOS器件的阱區主要通過高能離子注入形成，且離子注入時，經常采用垂直注入的方式(即0°傾斜角/0°扭轉角)。然而，這種高能垂直注入的方式很容易引起阱區不均衡的問題，使阱區中心的摻雜深度高于阱區外緣的摻雜深度。同時，因注入(摻雜)離子具有較高能量，且通電使用的過程中會給予這些離子一定的熱運動能力，使得注入離子容易向襯底中擴散，超出預定的阱區區域。這就使得阱區底部容易出現隧穿效應，產生漏電流，從而降低整個CMOS器件的使用性能。

發明內容

本發明旨在提供一種CMOS器件及其形成方法，以解決現有技術中CMOS器件中阱區結構易產生漏電流的問題。

為了實現上述目的，根據本發明的一個方面，提供了一種CMOS器件，包括STI結構和位于相鄰STI結構之間的阱區結構，該阱區結構包括摻雜區和防擴散區，摻雜區設置在襯底中，防擴散區設置在摻雜區與襯底的非摻雜區之間，將摻雜區和非摻雜區至少部分地隔離開。

進一步地，上述防擴散區位于阱區結構的底部。

進一步地，上述防擴散區的厚度為

進一步地，上述防擴散區是通過向襯底中引入防擴散離子形成。

進一步地，上述防擴散離子的半徑大于襯底的原子的半徑。

進一步地，上述防擴散離子為惰性元素的離子。

進一步地，上述防擴散離子為氬離子、氪離子或氙離子，優選為氙離子。

進一步地，上述摻雜區是通過向襯底中摻雜N型元素或P型元素形成的。

進一步地，上述N型元素為磷或砷，P型元素為硼或銦。

根據本申請的另一方面，還提供了一種CMOS器件的形成方法，包括在相鄰的STI結構之間形成阱區結構的步驟，該步驟包括：

向襯底上相鄰STI結構之間的區域與襯底的非摻雜區之間的至少部分區域引入防擴散離子，形成將摻雜區和非摻雜區至少部分隔離的防擴散區；摻雜防擴散區上方的區域，形成摻雜區，進而形成阱區結構。

進一步地，形成防擴散區的步驟中，向襯底上欲形成阱區的區域的底部引入防擴散離子，以形成防擴散區。

進一步地，形成防擴散區的步驟包括：采用離子注入的方式，向襯底上欲形成阱區的區域中與襯底相接觸的部分邊緣處注入防擴散離子，形成防擴散區。

進一步地，采用離子注入的方法形成防擴散區時，防擴散離子的注入能量為500～50000ev，注入劑量為2×10¹²～1×10¹³cm^-2。

進一步地，形成摻雜區的步驟中，采用離子注入的方式摻雜防擴散區上方的區域。

進一步地，形成摻雜區的步驟中，采用垂直離子注入的方式摻雜形成摻雜區。

應用本發明的CMOS器件及其形成方法，該CMOS器件中，在阱區結構的摻雜區的下方增加了一層防擴散區。在后續的摻雜過程及器件的通電使用過程中，這層預先形成的防擴散區能夠阻礙摻雜離子的運動，防止摻雜離子由預定的阱區區域向襯底擴散移動?；趽诫s離子由阱區向襯底的擴散移動受到限制，摻雜離子向襯底的泄漏量就會相應減少。而在后期的使用過程中，較少的泄漏量就有利于避免阱區結構與襯底間、甚至是不同的阱區結構間出現隧穿效應，進而減少CMOS器件中的漏電流，使器件具有較高的使用性能。

附圖說明

構成本申請的一部分的說明書附圖用來提供對本發明的進一步理解，本發明的示意性實施例及其說明用于解釋本發明，并不構成對本發明的不當限定。在附圖中：

圖1示出了本申請一種實施方式中CMOS器件阱區結構的結構示意圖；

圖2示出了本申請一種實施方式中CMOS器件阱區結構的微觀結構示意圖；

圖3示出了本申請一種實施方式中形成CMOS器件時，在相鄰的STI結構之間形成阱區結構的方法的工藝流程示意圖；

圖4至圖6示出了一種實施方式中CMOS器件阱區結構的制作方法各步驟所形成的基體剖面示意圖；

圖4示出了形成有STI結構的襯底的剖面示意圖；