[發明專利]基于JESD204協議的IP核有效
| 申請號: | 201410236120.1 | 申請日: | 2014-05-30 |
| 公開(公告)號: | CN104063342B | 公開(公告)日: | 2017-01-11 |
| 發明(設計)人: | 張峰;覃超;王戰江;周興建 | 申請(專利權)人: | 中國電子科技集團公司第十研究所 |
| 主分類號: | G06F13/20 | 分類號: | G06F13/20 |
| 代理公司: | 成飛(集團)公司專利中心51121 | 代理人: | 郭純武 |
| 地址: | 610036 四川*** | 國省代碼: | 四川;51 |
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| 摘要: | |||
| 搜索關鍵詞: | 基于 jesd204 協議 ip | ||
技術領域
本發明涉及一種能夠實現AD采樣數據串行傳輸協議JESD204協議的IP核。
背景技術
AD采樣技術廣泛用于航空、航天及地面通信設備中,在通信終端捕獲到特定頻段(如Ka/Ku頻段,U/V頻段等)信息時,需要對接收數據完成二次下變頻,以恢復出數字基帶數據。第一次下變頻在通信終端信道模塊內實現(通常由GHz變頻MHz);第二次下變頻,即通過高速AD采樣技術,把MHz級模擬信號轉換為數字信號后,完成解調。采樣數據傳輸時,通常采用并行傳輸,即采樣數據通過多位數據線進行傳輸,如AD9244,為14位采樣精度ADC,它需要14bit(D0-D13)數據線傳輸,還需要相應的時鐘(2bit)、使能(1bit)、控制(2bit)及狀態指示(2bit)配合,即完成一個采樣點數據傳輸,至少需要21bit信號線配合。這樣帶來的問題主要有二個:
1.由于數據為并行傳輸,并行傳輸必然存在碼間的串擾和同步問題,故通常采樣并行傳輸方式的模數轉換器ADC芯片的采樣頻率不會高于100MHz,目前應用成熟的AD9244最高采樣頻率也只有65MHz,不能滿足某些對高精度模數轉換器ADC有需求的應用場合,如SAR雷達及寬帶鏈;
2.數據并行傳輸時需要眾多的信號線配合,故通常并行模數轉換器ADC芯片,是單通道的,若需要實現多通道AD采樣,只能采用多片模數轉換器ADC芯片堆疊的方式,面積及體積大,不適于在空間受限的航空航天機載及星載環境中應用。
基于上述二個致命的缺點,JEDEC國際組織推出的AD/DA采樣數據傳輸標準―JESD204,采用串行傳輸方式,減少了高速數據轉換器(模數轉換器ADC/DAC)與FPGA等處理器之間的數據傳輸接口以解決AD采樣數據并行傳輸時的碼間串擾和同步問題,且符合機載通信終端小型化的設計趨勢。但JESD204協議目前在國內尚未有實現(通過文獻查找方式核實),只掌握在國外少數幾個公司之中,且以高價、通過網表文件(ngc文件)提供給國內的客戶使用,增加了工程研制成本,不利于技術的升級。
發明內容
本發明的任務是針對現有技術AD采樣數據并行傳輸方式存在的不足,提供一種抗干擾能力強、傳輸速率高、不受碼間串擾和同步影響、符合機載通信終端小型化設計趨勢的AD采樣數據串行傳輸方式,能夠支持目前最高為12.5Gbps接收速度,且可根據器件升級,進一步提升接收速度的JESD204協議的IP核。
本發明的上述目的可以通過以下措施來達到,一種基于JESD204協議的IP核,包括:利用可編程邏輯門陣列FPGA芯片實現JESD204IP的物理層、利用VHDL語言實現JESD204IP核的協議層,協議層基于用戶輸入時鐘User_clk,利用時鐘產生單元clk_gen產生所有其它功能單元所需的輸入時鐘,FPGA內含多個GTX接口,每個GTX接口通過與模數轉換器ADC芯片之間的一對差分信號線,以串行方式接收數據,其特征在于:通過復位功能單元RESET邏輯控制產生復位信號RST,經接收控制狀態機Rec_data_fsm產生控制信號control,以控制接收數據狀態轉換;物理層調用FPGA內高速串行收發器GTX,接收以差分電平形式串行傳輸來的AD采樣數據AD_data_in,將轉換出的并行數據AD_data_in送入數據錯誤檢測功能單元Err_detector進行錯誤檢測,并送入K碼檢測功能單元K_detector檢測K碼,K28.5,把檢測到的K碼送給K碼計數功能單元K_count進行計數;鏈路同步功能單元Sync_fsm根據K碼檢測功能單元的檢測結果判斷高速串行模數轉換AD傳輸鏈路的同步狀態,AD傳輸鏈路同步后以Sync_out信號表示,數據延時功能單元Data_dly則將來自GTX的數據進行延時處理,把延時處理數據提供給K碼代替功能單元K_replace,當K_replace檢測到當前數據中含有特定數據K28.7字符,用前一個數據的低位字節代替特定數據K28.7字符,處理后的數據輸出以data_out表示。
本發明相比于現有技術具有如下有益效果:
本發明FPGA通過與模數轉換器ADC芯片之間的一對差分信號線,以串行方式接收數據,擯棄了傳統的通過多位數據線,并行的傳輸方式,有效地避免了并行傳輸時的串擾問題,降低了數據的誤碼率;該IP核符合JESD204協議,IP核能夠支持的接收速度目前最高為12.5Gbps,且可根據器件升級,進一步提升接收速度。
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