[發明專利]一種測試MOS器件溝道不均勻損傷的方法

有效

• 申請號: 201410228195.5
• 申請日: 2014-05-27
• 公開（公告）號: CN103983909A
• 公開（公告）日: 2014-08-13
• 發明（設計）人: 曹艷榮;楊毅;郝躍;馬曉華;田文超;許晟瑞;鄭雪峰
• 申請（專利權）人: 西安電子科技大學
• 主分類號: G01R31/26
• 分類號: G01R31/26
• 代理公司: 陜西電子工業專利中心 61205
• 代理人: 王品華;朱紅星

技術領域

本發明屬于微電子技術領域，涉及金屬-氧化物-半導體MOS器件的測試方法，可用于對MOS器件溝道不均勻損傷的測試分析。

背景技術

隨著半導體器件飛速發展，半導體器件進入納米MOS時代，要求器件的尺寸越來越小。小型化器件的可靠性問題仍然與柵長密切相關，如圖1所示。在溝道不斷變短的情況下，即使采用自對準技術，柵源、柵漏區域仍然不可避免的造成一定的交疊。柵源L_gs和柵漏L_gd部分的長度由工藝決定，基本保持不變，且二者很有可能在器件制備工藝過程中造成較大的損傷。隨著柵長的減小，柵漏交疊區和柵源交疊區在溝道長度中所占比值增大，該區域在器件退化過程中所起的作用也更大。因此為了更清楚的研究器件退化機理，需要對溝道內部本身的不均勻損傷進行測試和研究。

目前，對于MOS器件溝道不均勻損傷的分析主要通過觀測的定性方法進行，即利用剖面透射電子顯微鏡進行測試分析，這種方法不但需要昂貴的設備支持而且操作復雜，最重要的是難以定量的分析溝道各部分對器件退化的影響及其所占比重，從而無法有效分析溝道不同區域中的損傷對器件可靠性的影響，進而無法改進器件設計與工藝中存在的缺陷，導致器件質量不能滿足使用要求。

發明內容

本發明的目的在于針對上述已有技術的不足，提供一種測試MOS器件溝道不均勻損傷的方法，以定量獲得溝道內部不同區域的不均勻損傷分布，進而分析出各部分損傷對器件退化的影響及所占比重，提高器件質量。

本發明的技術方案是這樣實現的：

為解決上述技術問題，本發明將MOS器件的溝道內部分為柵源交疊區、中間溝道區和柵漏交疊區三部分，利用不同高漏壓下與標準低漏壓下器件達到標準漏電流時的柵壓差值變化進行測試數據的比較，進而完成MOS器件溝道不均勻損傷的測試和分析。其實現步驟包括如下：

(1)根據器件的工作電壓設定測試的標準低漏壓V_d0，根據器件的柵極寬長比設定測試的標準漏電流I_d0；

(2)將器件的源端S與襯底端口B接地，使標準低漏壓V_d0接于漏端，測量標準低漏壓下器件達到標準漏電流I_d0時的初始柵壓V_g0；

(3)在器件柵端G施加應力后，測量標準低漏壓下器件達到標準漏電流I_d0時的柵壓V_g；

(4)將施加應力后測得的柵壓值V_g與初始柵壓V_g0做差值，得到標準低漏壓下的柵壓漂移值ΔV_g0；

(5)繼續保持源端S與襯底端B接地，將n組高漏電壓V_dh依次接于漏端D，按照步驟(2)至(4)測得每一組高漏電壓下的柵壓漂移值ΔV_gi，其中i值取1到n，n為高漏電壓測試組數，n值越大準確度越高；

(6)把測量得到的n組高漏電壓下的柵壓漂移值ΔV_gi分別與標準低漏壓下柵壓漂移值ΔV_g0做比，得到n組柵壓漂移比值，即ΔV_gi/ΔV_g0，i值取為1到n；

(7)以柵壓漂移比值ΔV_gi/ΔV_g0作為縱坐標，以MOS器件的漏端偏壓V_d作為橫坐標，得到兩者的正向測試圖，用該正向測試圖作為量化分析MOS器件溝道處柵漏交疊區不均勻損傷的數值表征；

(8)將MOS器件的源端S與漏端D倒置，保持襯底端口B接地狀態，在源端S施加偏壓，按照步驟(1)至步驟(7)對MOS器件進行反向測試，得到高源壓V_sh與標準低源壓V_s0下柵壓漂移比值和源端偏壓V_s的反向測試圖，用該反向測試圖作為量化分析MOS器件溝道處柵源交疊區不均勻損傷的數值表征；

(9)將步驟(7)得到的正向測試圖與步驟(8)得到的反向測試圖對照，比較MOS器件溝道處不均勻損傷在柵漏交疊區與柵源交疊區的對稱情況，計算MOS器件溝道處柵漏交疊區與柵源交疊區的不均勻損傷相對于整個溝道損傷對器件可靠性影響的比重。

本發明具有如下優點：

本發明由于通過常用的半導體參數測試儀測試MOS器件源、漏兩端的不均勻損傷，無需利用剖面透射電子顯微鏡這樣的昂貴設備進行測試觀察，因此測試成本較低；