[發明專利]一種用于數字電路的電壓源電路

無效

• 申請號: 201410172305.0
• 申請日: 2014-04-25
• 公開（公告）號: CN103995562A
• 公開（公告）日: 2014-08-20
• 發明（設計）人: 周燁
• 申請（專利權）人: 無錫芯響電子科技有限公司
• 主分類號: G05F3/26
• 分類號: G05F3/26
• 代理公司: 南京經緯專利商標代理有限公司 32200
• 代理人: 許方

技術領域

本發明屬于集成電路設計領域，特別涉及了一種用于數字電路的電壓源電路。

背景技術

隨著數字集成電路和模擬集成電路的日益發展，低功耗問題在現在的工藝中顯得更加重要，功耗與電源電壓的平方成正比，因而較低電源電壓變得越來越重要。然而，隨著電源電壓的逐漸降低，短路功耗在電路總功耗中占的比重增大，甚至在當今的先進工藝中，短路功耗甚至有超越動態功耗的趨勢。

如圖1所示一種傳統CMOS反相器，因輸入信號不完全理想，造成開關過程中電源電壓V_DD和GND之間在短期內出現一條支流通路，此時NMOS和PMOS管會同時導通。如圖2所示的CMOS反相器輸入信號和短路電流的波形圖，其橫坐標為時間t，縱坐標由上至下依次為輸入信號V_in和短路電流i_short。在輸入信號V_in的上升沿和下降沿時會有一段時間內出現較大的短路電流，假設所形成的電流脈沖可近似成三角形，以及CMOS反相器的上升和下降響應都是對稱的情況下，每個開關的周期功耗E_dp近似為：

Edp=VDDIpeaktsc2VDDIpeaktsc2=tscVDDIpeak]]>

其中，V_DD為CMOS反相器的電源電壓，I_peak為峰值短路電流，t_sc為兩開關管同時導通的時間。從上述公式中不難發現，短路功耗與短路電流及短路時間的乘積成正比。為此，在數字電路設計中必須考慮短路電流引起的功耗問題，為數字電路提供一種合適的電壓源電路，它能夠減小短路電流，最終減少短路功耗，成為當前集成電路發展和設計所需解決的問題。

發明內容

為了解決上述背景技術存在的問題，本發明旨在提供一種用于數字電路的電壓源電路，減小短路電流，并最終減少短路功耗。

為了實現上述技術目的，本發明的技術方案為：

一種用于數字電路的電壓源電路，包括電流鏡、PMOS管、NMOS管和低壓差線性穩壓器，所述電流鏡的輸入端接電源電壓，它的輸出端連接PMOS管的源極，PMOS管的漏極連接NMOS管的漏極，PMOS管的柵極分別連接NMOS管的柵極和漏極，NMOS管的源極接地，所述低壓差線性穩壓器的輸入端連接PMOS管的源極，它的輸出端連接數字電路模塊。

采用上述技術方案帶來的有益效果是：

(1)采用本發明的結構，在一定的偏置電流下，使數字電路模塊電壓Vdigital始終保持在一個合理范圍，即Vdigital＝Vgsn+Vgsp，Vgsn是指NMOS的柵源飽和電壓，Vgsp是指PMOS的柵源飽和電壓，也就是說數字電路模塊電壓Vdigital將是自適應的。以背景技術中的CMOS反相器為例，那么圖2中所示的電源電壓VDD-開關管閾值電壓V_T和開關管閾值電壓V_T之間的范圍將被大幅減小，也就是反相器中的NMOS與PMOS同時導通的區間也大幅減小，最終大幅減小短路功耗。

(2)CMOS工藝的閾值電壓會隨著溫度、工藝或不同的晶圓批次有較大的波動。其中溫度影響尤其明顯，一般來說，CMOS工藝的閾值電壓會隨著溫度升高而降低，幅度大致是1～2mV/℃。在同一溫度下，不同批次的閾值電壓也會有幾十毫伏乃至上百毫伏的波動。如果采用本發明的結構，由于數字電路模塊電壓Vdigital是自適應的，不會再有上述波動的影響。

附圖說明