[發明專利]在PCB文件中提取可編程邏輯器件的管腳綁定的方法

有效

• 申請號: 201410146459.2
• 申請日: 2014-04-14
• 公開（公告）號: CN103886162A
• 公開（公告）日: 2014-06-25
• 發明（設計）人: 章燦輝
• 申請（專利權）人: 烽火通信科技股份有限公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 北京捷誠信通專利事務所(普通合伙) 11221
• 代理人: 魏殿紳;龐炳良

技術領域

本發明涉及可編程邏輯設計領域，具體說是在PCB文件中提取可編程邏輯器件的管腳綁定的方法。所述PCB文件指印刷電路板文件，尤指Cadence格式的PCB文件。

背景技術

現代數字電路設計中，可編程邏輯器件（FPGA）被廣泛應用，FPGA作為專用集成電路（ASIC）領域中的一種半定制電路而出現，既解決了定制電路的不足，又克服了原有可編程器件門電路數有限的缺點。

FPGA內部包括三個部分：可配置邏輯模塊CLB（Configurable?Logic?Block）、輸入輸出模塊IOB（Input?Output?Block）和內部連線（Interconnect）。這三個部分一起構成了既可實現組合邏輯功能又可實現時序邏輯功能的基本邏輯單元模塊，所述可配置邏輯模塊CLB、輸入輸出模塊IOB和內部連線之間利用金屬連線互相連接或利用金屬連線連接到IO模塊。

FPGA的邏輯是通過向其內部的靜態存儲單元加載編程數據來實現的，存儲在靜態存儲器單元中的值，決定了邏輯單元（基本邏輯單元模塊）的邏輯功能以及可配置邏輯模塊CLB之間的聯接方式或可配置邏輯模塊CLB與輸入輸出模塊IOB之間的聯接方式，FPGA通過所有輸入輸出模塊IOB體現其功能。這些特點決定了FPGA邏輯功能可重配、允許無限次編程。

現在大規模FPGA的邏輯設計均支持采用硬件電路描述語言（VHDL或者Verilog）實現，各大FPGA廠家均提供自己的開發工具，如Xilinx的ISE，再如Altera的Quartus。

開發者在利用這些廠家提供的開發工具進行FPGA設計時，都不可避免的涉及到綁定管腳的操作，所述綁定管腳指將管腳編號和IO信號名進行綁定。

FPGA廠家提供的這些開發工具通常支持兩種綁定管腳的方法。

第一種綁定管腳的方法是可視化的圖形界面手工綁定，即：提供一個可視化的圖形界面，由開發者手工將IO信號名一個個綁定到對應的管腳編號上。

第二種綁定管腳的方法是腳本約束，即：直接在FPGA實現約束文件中，以腳本語言的形式將管腳編號和IO信號名進行綁定，Xilinx的UCF約束文件和Altera的QSF約束文件均支持此種腳本約束的方法。

當FPGA的IO規模比較大時，比如大于300個以上IO，無論是采用可視化的圖形界面手工綁定還是采用腳本約束，都相當繁瑣，需要耗費開發者大量的時間，且容易出錯。

發明內容

針對現有技術中存在的缺陷，本發明的目的在于提供在PCB文件中提取可編程邏輯器件的管腳綁定的方法，通過特定算法從FPGA所在的PCB文件中自動提取FPGA的管腳編號和IO信號名的關聯數據，然后將關聯數據自動轉換成滿足開發工具要求的腳本語言并生成對應的約束文件，大大減輕開發者進行綁定管腳的時間，且杜絕人為錯誤。

為達到以上目的，本發明采取的技術方案是：

在PCB文件中提取可編程邏輯器件的管腳綁定的方法，其特征在于，包括以下步驟：

步驟1，在Cadence的PCB設計布線工具Allegro中打開PCB文件，用Show?Element操作，生成包含有FPGA的管腳編號和IO信號名的原始文本文件；

步驟2，對包含有FPGA的管腳編號和IO信號名的原始文本文件進行掃描，掃描出所有同時含有管腳編號和IO信號名的文本行，生成管腳映射數據組；

然后對管腳映射數據組進行信號過濾，過濾出電源管腳和地管腳，將它們從管腳映射數據組中刪除；

步驟3，對經過信號過濾后，管腳映射數據組中剩余的內容，以腳本語言的形式將管腳編號和IO信號名進行綁定，生成約束數據組；

步驟4，將約束數據組輸出為約束文件。

在上述技術方案的基礎上，所述PCB文件為Cadence格式的PCB文件。

在上述技術方案的基礎上，步驟2中，當進行信號過濾時，如果用戶在人機交互界面中增加過濾條件，指定某些IO信號名按網名類型過濾時，過濾出相應的網名時，則將它們也從管腳映射數據組中刪除。

在上述技術方案的基礎上，步驟4中，將約束數據組按Xilinx的UCF約束文件的文件格式生成最終的約束文件。

在上述技術方案的基礎上，步驟4中，將約束數據組按Altera的QSF約束文件的文件格式生成最終的約束文件。

在上述技術方案的基礎上，當進行信號過濾時，將代表總線的Cadence網名兩端的尖括號“<>”默認修改為方括號“[]”，