[發明專利]基于FPGA的高性能組合RS處理器

在審

• 申請號: 201410140098.0
• 申請日: 2014-04-09
• 公開（公告）號: CN103929209A
• 公開（公告）日: 2014-07-16
• 發明（設計）人: 孫蓉;劉景偉;田宇;蔡鑫;白寶明
• 申請（專利權）人: 西安電子科技大學
• 主分類號: H03M13/15
• 分類號: H03M13/15;H04L1/00
• 代理公司: 陜西電子工業專利中心 61205
• 代理人: 王品華;黎漢華

技術領域

本發明屬于通信技術領域，更進一步涉及信道編碼技術領域中的基于現場可編程門陣列FPGA的連續的里德-所羅門RS碼編譯碼器，可廣泛地適用于無線通信，以及數字用戶線路（DSL）系統中。

背景技術

RS碼是里德-所羅門（Reed-Solomon）碼的簡稱，屬于前向糾錯FEC方式。可歸于BCH碼，是非2進制的BCH碼。當然也是循環碼，線性分組碼，其特別適合糾突發誤碼。使用RS碼的目的是通過增加冗余符號來提高信道傳輸的可靠性，顯然信息傳輸速率下降了。在信源編碼中是盡可能去掉一些無用的信息，以提高信息傳輸速率。所以從這一方面講，信道編碼使傳輸的可靠性與信息傳輸速率成為相對的矛盾統一體。

RS碼被廣泛的應用于各種商業用途，最顯著的是在CD、DVD和藍光光盤上的使用；在數據傳輸中，它也被用于數字用戶線路（DSL）和全球微波互聯接入（WiMAX）；廣播系統中數字視頻廣播（DVB）和美國數字電視國家標準（ATSC）也閃現著它的身影；在電腦科學里，它是第六層標準磁盤陣列（RAID）的重要成員。

在基于FPGA的RS碼譯碼過程中，由于譯碼方法中關鍵方程的求解復雜度的限制，采用了多次迭代的方法進行處理，從而限制了譯碼速度，所以一個RS處理器的實際應用，在很大程度上取決于譯碼方法中關鍵方程的改進上。王峰（RS譯碼器算法研究與實現，蘇州大學研究生論文，2010）給出了一種基于iBM算法的譯碼器實現，其在FPGA上的處理速度并不高，在Xilinx公司的XC3S100E芯片工作頻率僅為94.54Mbits/s。

盡管RS碼在基于FPGA的編譯碼技術研究中很成熟，但是現有的FPGA的RS編譯碼器均是僅能輸入固定碼長的，由于在不同的無線通信環境下需要輸入不同長度的碼長，因此使得RS編譯碼器無法在多種通信環境下運行，導致RS編譯碼器的可移植性不佳。

其次在一般的無線通信中存在突發錯誤，單獨使用RS碼編譯碼器并不能很好地糾正突發錯誤。例如，專利CN102122964A提出的RS碼處理器，雖然具有較高的吞吐量，但是并未使用交織技術處理突發錯誤問題。

發明內容

本發明的目的在于針對上述現有的技術缺陷，提出一種基于FPGA的高性能組合RS處理器，以提高處理器的時鐘資源利用率和吞吐率，并使其具有可移植性，且能及時糾正突發錯誤。

為實現上述目的，本發明的組合RS處理器，包括：發送端緩沖模塊1、控制模塊2、RS碼編碼模塊3、接收端緩沖模塊4、RS碼譯碼模塊5，發送端緩沖模塊1與RS碼編碼模塊3相連，其特征在于：

RS碼編碼模塊3的輸出端連接有交織模塊6，用于對編碼后碼組進行交織處理，并發送至信道；

接收端緩沖模塊4與RS譯碼模塊5之間連接有解交織模塊7，用于對經解交織器處理后的碼組進行解碼，從而恢復編碼信息再輸出給RS譯碼模塊5；

發送端緩沖模塊（1），設有兩個接收信號端，分別用于接收數據總線的數據信息k和碼長控制信號ctrl；

接收端緩沖模塊（4），設有兩個接收信號端，分別用于接收數據總線的數據信息{R'₁,R'₂,...,R'_ctrl+16}和碼長控制信號ctrl-r，其中ctrl-r=ctrl+16；

RS譯碼模塊5，其包括：

伴隨式計算子模塊51，用于對接收碼組{R₁,R₂,...,R_ctrl+16}進行迭代運算，并在時鐘clk的上升沿控制下，運算得到16個伴隨多項式系數{S₁,S₂,...,S₁₆}，并將多項式系數{S₁,S₂,...,S₁₆}送入到RiBM算法子模塊中；