[發明專利]一種用于動力調諧陀螺儀再平衡回路的數字式解調電路

有效

• 申請號: 201410129529.3
• 申請日: 2014-04-02
• 公開（公告）號: CN104976994B
• 公開（公告）日: 2018-04-27
• 發明（設計）人: 李海濱;楊麗;王海軍;韋宇聰;劉軍文;湯繼兵
• 申請（專利權）人: 北京自動化控制設備研究所
• 主分類號: G01C19/02
• 分類號: G01C19/02
• 代理公司: 核工業專利中心11007
• 代理人: 高尚梅

技術領域

本發明屬于動力調諧陀螺儀再平衡回路解調技術領域，具體涉及一種用于動力調諧陀螺儀再平衡回路的數字式解調電路。

背景技術

動力調諧陀螺儀控制電路包括再平衡控制回路和交流電源電路兩部分。再平衡回路中轉子位置信息為交流信號，需要經過解調電路轉換為直流信號，目前，常用的解調電路一般采用模擬乘法器或者開關電路完成。解調后得到的是模擬電壓。此種解調電路的輸出為模擬電壓量，且線路復雜、尺寸較大。

因此，亟需研制一種用于動力調諧陀螺儀再平衡回路的數字式解調電路，通過FPGA芯片控制高速AD芯片進行精確實時采樣，不附加任何其他解調電路，從而實現解調并解調后得到的是數字量，線路簡單且尺寸較小的技術要求。

發明內容

本發明要解決的技術問題是提供一種。

為了實現這一目的，本發明采取的技術方案是：

一種用于動力調諧陀螺儀再平衡回路的數字式解調電路，由時鐘源、FPGA芯片、DDS芯片和高速AD采樣芯片組成；時鐘源為整個系統的基準時鐘，其他時鐘皆為該時鐘經過變換得到；在FPGA芯片中設計實現以下單元：PLL鎖相環倍頻單元、AD采樣時鐘產生單元、相位調整單元、AD采樣控制單元、DDS芯片時鐘產生單元和DDS芯片控制單元；時鐘源通過FPGA芯片內部的PLL鎖相環倍頻單元進行四倍頻，倍頻后得到的時鐘作為FPGA的主時鐘F_m，FPGA內部的時序邏輯都運行在該時鐘下；

主時鐘F_m經過DDS芯片時鐘產生單元進行一次分頻得到DDS芯片的工作時鐘F_DDS；DDS芯片控制單元按照控制流程將控制字寫入DDS芯片，控制DDS芯片的工作時鐘F_DDS在DDS芯片內部進行二次分頻，得到時鐘F_jici，在DDS芯片內部產生頻率為F_jici的正弦波激磁信號，該正弦波激磁信號在外部經過功率放大進入動力調諧陀螺儀傳感器線圈；當陀螺轉子位置相對殼體發生變化時，傳感器線圈輸出含有轉子位置信息的正弦波載波信號；載波信號頻率為F_jici；主時鐘F_m經過AD采樣時鐘產生單元進行分頻，得到頻率同樣為F_jici的矩形波脈沖選通信號，該信號選通高速AD采樣芯片進行實時采樣，采樣頻率與激磁頻率相同且相位差恒定；

通過FPGA中的相位調整單元，對頻率為F_jici的矩形波脈沖選通信號進行精確延時，控制采樣時刻位于傳感器正弦波輸出信號的波峰位置；通過AD采樣控制單元讀取轉換后的數字量，該數字量即為解調后的直流信號。

進一步的，如上所述的一種用于動力調諧陀螺儀再平衡回路的數字式解調電路，其中，時鐘源采用有源晶體振蕩器，時鐘頻率為10～30MHz。

本發明可以通過DDS（直接數字合成）芯片產生正弦波激磁信號，與之同頻的陀螺儀傳感器輸出信號經過同高速AD采樣芯片精確實時采樣，可以得到解調后的含有轉子位置信息的數字量，實現數字式解調且線路簡單可靠、尺寸小。

附圖說明

圖1是解調電路工作原理框圖；

圖2是信號采樣時刻與傳感器輸出波形相位關系圖。

圖中：1-時鐘源，2-PLL鎖相環倍頻單元，3-AD采樣時鐘產生單元，4-相位調整單元，5-AD采樣控制單元，6-DDS芯片時鐘產生單元，7-DDS芯片控制單元，8-高速AD采樣芯片，9-DDS芯片，10-傳感器線圈。

具體實施方式

下面結合附圖對本發明技術方案進行進一步詳細說明。

如圖1所示，本發明一種用于動力調諧陀螺儀再平衡回路的數字式解調電路，由時鐘源、FPGA芯片、DDS芯片和高速AD采樣芯片組成；時鐘源為整個系統的基準時鐘，其他時鐘皆為該時鐘經過變換得到；為了避免不必要的電磁兼容性問題，時鐘源采用有源晶體振蕩器，時鐘頻率選擇在10MHz-30MHz之間在FPGA芯片中設計實現以下單元：PLL鎖相環倍頻單元、AD采樣時鐘產生單元、相位調整單元、AD采樣控制單元、DDS芯片時鐘產生單元和DDS芯片控制單元；時鐘源通過FPGA芯片內部的PLL鎖相環倍頻單元進行四倍頻，倍頻后得到的時鐘作為FPGA的主時鐘F_m，FPGA內部的時序邏輯都運行在該時鐘下；