[發(fā)明專利]一種用于集成電路的RC觸發(fā)式ESD保護(hù)電路

在審

• 申請?zhí)枺?/td>: 201410127313.3
• 申請日: 2014-03-31
• 公開（公告）號(hào): CN103915828A
• 公開（公告）日: 2014-07-09
• 發(fā)明（設(shè)計(jì)）人: 喬明;馬金榮;齊釗;石先龍;曲黎明;張波
• 申請（專利權(quán)）人: 電子科技大學(xué)
• 主分類號(hào): H02H9/02
• 分類號(hào): H02H9/02;H01L27/02
• 代理公司: 成都宏順專利代理事務(wù)所(普通合伙) 51227
• 代理人: 李順德;王睿

技術(shù)領(lǐng)域

本發(fā)明屬于電子技術(shù)領(lǐng)域，涉及半導(dǎo)體集成電路芯片的靜電釋放（ElectroStatic?Discharge，簡稱為ESD）保護(hù)電路技術(shù)，尤指一種用于集成電路的RC觸發(fā)式ESD保護(hù)電路。

背景技術(shù)

在集成電路生產(chǎn)、封裝、測試、存放、搬運(yùn)過程中，靜電放電作為一種不可避免的自然現(xiàn)象而普遍存在。隨著集成電路工藝特征尺寸的減小和各種先進(jìn)工藝的發(fā)展，集成電路被ESD現(xiàn)象損毀的情況越來越普遍，有關(guān)研究調(diào)查表明，集成電路失效產(chǎn)品的30%都是由于遭受靜電放電現(xiàn)象所引起的。因此，使用高性能的ESD防護(hù)器件對集成電路電路加以保護(hù)顯得十分重要。

隨著集成電路工藝特征尺寸的減小和各種先進(jìn)工藝的發(fā)展，特別是深亞微米的工藝中，依靠鉗位器件的反偏PN節(jié)擊穿的傳統(tǒng)ESD保護(hù)結(jié)構(gòu)已經(jīng)很難滿足ESD的設(shè)計(jì)要求，而通過RC觸發(fā)電路來開啟ESD鉗位器件的方法則能有效的保護(hù)集成電路。

圖1是傳統(tǒng)用于集成電路的RC觸發(fā)式ESD保護(hù)電路，包括：RC觸發(fā)電路103和ESD鉗位器件104。觸發(fā)電路103包括電阻105、電容106、PMOS管107和NMOS管108。電阻105和電容106串聯(lián)后的電阻端接VDD電源線101，其電容端接VSS電源線102；電阻105和電容106的連接點(diǎn)109接PMOS管107柵極和NMOS管108的柵極，PMOS管107的源極接VDD電源線101，NMOS管108的源極接VSS電源線102，PMOS管107的漏極和NMOS管108的漏極互連并接ESD鉗位器件104的控制端，鉗位器件104的高壓端接VDD電源線101，鉗位器件104的低壓端接VSS電源線102。

該RC觸發(fā)式ESD保護(hù)電路的工作原理為：RC觸發(fā)電路103內(nèi)由電阻105和電容106構(gòu)成的RC串聯(lián)電路的時(shí)間常數(shù)設(shè)計(jì)在0.1～1us，在不上電的情況下，ESD脈沖沒有加在電源線101和102之間時(shí)，電位點(diǎn)109的電位為0，當(dāng)VDD電源線101端出現(xiàn)一正ESD脈沖時(shí)，由于ESD電壓具有很快的上升速度（其上升時(shí)間約在5～15ns），電位點(diǎn)109的電壓因RC延遲效應(yīng)無法跟得上101端的ESD電壓上升速度，因此電位點(diǎn)109的低電位導(dǎo)致PMOS管107和NMOS管108構(gòu)成的反相器的輸出端110的電位藉由101上的ESD電壓而上升到高電位。而電位點(diǎn)110的高電位會(huì)觸發(fā)ESD鉗位器件104，從而旁通掉ESD電流。而在正常的工作條件下，VDD電源線101外加一固定的工作電壓，在開機(jī)時(shí)，VDD電源線101的電壓是從0V逐漸上升到5V的，但是由于VDD電源線101的電壓上升時(shí)間約1ms左右，而RC觸發(fā)電路的時(shí)間常數(shù)設(shè)計(jì)為0.1～1us，因此電位點(diǎn)109的電壓跟得上101端工作電壓上升速度，則反相器不會(huì)開啟，電位點(diǎn)110保持低電位，從而不會(huì)開啟ESD鉗位器件，不會(huì)影響內(nèi)部電路的正常工作。

該觸發(fā)電路雖然能很好的開啟ESD鉗位器件，以泄放ESD電流，但是帶來的副作用也是很明顯的，由于RC觸發(fā)電路的RC時(shí)間常數(shù)（即RC觸發(fā)時(shí)間）需要設(shè)計(jì)在0.1～1μs范圍內(nèi)，常用的典型值是200ns，因此就需要很大電阻和電容（比如2pF的電容和100K歐的電阻），這往往就需要很大的版圖面積，增加設(shè)計(jì)成本。

發(fā)明內(nèi)容

本發(fā)明針對常規(guī)用于集成電路的RC觸發(fā)式ESD保護(hù)電路中RC觸發(fā)電路的RC時(shí)間常數(shù)偏大，需要較大的電阻和電容，從而導(dǎo)致RC觸發(fā)式ESD保護(hù)電路占用芯片面積過大的技術(shù)問題，提供一種用于集成電路的RC觸發(fā)式ESD保護(hù)電路。該RC觸發(fā)式ESD保護(hù)電路具有RC時(shí)間常數(shù)更小，無需較大電阻和電容的優(yōu)勢，從而使得RC觸發(fā)式ESD保護(hù)電路占用芯片面積大大降低，最終達(dá)到降低集成電路成本的目的。

本發(fā)明解決上述技術(shù)問題所采用的技術(shù)方案是：

一種用于集成電路的RC觸發(fā)式ESD保護(hù)電路，如圖2所示，包括：RC觸發(fā)電路103和ESD鉗位器件104。觸發(fā)電路103包括兩個(gè)電阻105和205、一個(gè)電容106、一個(gè)PMOS管107和一個(gè)NMOS管108。第一電阻105和電容106串聯(lián)后的電阻端接VDD電源線101，其電容端接VSS電源線102；第一電阻105和電容106的連接點(diǎn)109接PMOS管107的柵極和NMOS管108的漏極，PMOS管107的源極接VDD電源線101，NMOS管108的源極接VSS電源線102，PMOS管107的漏極和NMOS管108的柵極互連后的連接點(diǎn)110接ESD鉗位器件104的控制端的同時(shí)通過第二電阻205接VSS電源線102。鉗位器件104的高壓端接VDD電源線101，鉗位器件104的低壓端接VSS電源線102。