[發明專利]化合物半導體器件及其制造方法

有效

• 申請號: 201410116734.6
• 申請日: 2014-03-26
• 公開（公告）號: CN104112772B
• 公開（公告）日: 2018-01-12
• 發明（設計）人: 牧山剛三
• 申請（專利權）人: 富士通株式會社
• 主分類號: H01L29/778
• 分類號: H01L29/778;H01L29/06;H01L21/335
• 代理公司: 北京集佳知識產權代理有限公司11227
• 代理人: 顧晉偉,吳鵬章

技術領域

本文中所討論的實施方案涉及化合物半導體器件及其制造方法。

背景技術

在化合物半導體器件中，尤其在包括氮化物（例如GaN）的高電子遷移率晶體管（HEMT）的高功率高頻器件中，高電場可能施加到柵電極周圍。如果由電場加速的一部分電子經傳輸并且被陷阱俘獲，則該部分電子拓寬了耗盡層并且降低了電流。已知陷阱存在于鈍化膜（例如氮化硅膜）與化合物半導體層之間的界面中、以及鈍化膜的內部和鈍化膜的表面上。這樣的現象是氮化物半導體器件所特有的并且稱為電流崩塌。電流崩塌降低了放大器的輸出特性（例如輸出功率和效率）。在柵電極的結構為懸垂型的情況下，在關斷時間期間由于陷阱的存在而使耗盡層難于拓寬，并且因而柵極漏電流傾向于增加。

[專利文獻1]日本公開特許公報第2011-192719號。

發明內容

本發明的目的為提供一種能夠更進一步抑制電流崩塌的化合物半導體器件及其制造方法。

根據實施方案的一個方面，化合物半導體器件包括：襯底；襯底之上的氮化物的化合物半導體堆疊結構；覆蓋化合物半導體堆疊結構的鈍化膜；在化合物半導體堆疊結構上方的水平處的柵電極、源電極和漏電極；以及含Si-C鍵并且包含源電極和漏電極之間的部分的含Si-C鍵的膜。該部分與化合物半導體堆疊結構的上表面的至少一部分或者鈍化膜的上表面的至少一部分接觸。

根據實施方案的另一個方面，制造化合物半導體器件的方法包括：在襯底之上形成氮化物的化合物半導體堆疊結構；形成覆蓋化合物半導體堆疊結構的鈍化膜；在化合物半導體堆疊結構上方的水平處形成柵電極、源電極和漏電極；以及形成含Si-C鍵并且包含源電極和漏電極之間的部分的含Si-C鍵的膜。該部分與化合物半導體堆疊結構的上表面的至少一部分或者鈍化膜的上表面的至少一部分接觸。

附圖說明

圖1A為示出根據第一實施方案的化合物半導體器件的結構的截面圖；

圖1B為示出根據第一實施方案的化合物半導體器件的布置的圖；

圖2A至圖2L為以工藝步驟的順序示出制造根據第一實施方案的GaN基HEMT的方法的截面圖；

圖3為示出參考例的結構的截面圖；

圖4A和圖4B為示出脈沖I-V特性的圖；

圖5為示出柵極與漏極之間的反向I-V特性的圖；

圖6為示出根據第二實施方案的化合物半導體器件的結構的截面圖；

圖7A至圖7G為以工藝步驟的順序示出制造根據第二實施方案的GaN基HEMT的方法的截面圖；

圖8為示出根據第三實施方案的化合物半導體器件的結構的截面圖；

圖9為示出根據第四實施方案的化合物半導體器件的結構的截面圖；

圖10A至圖10I為以工藝步驟的順序示出制造根據第四實施方案的GaN基HEMT的方法的截面圖；

圖11為示出根據第五實施方案的化合物半導體器件的結構的截面圖；

圖12A至圖12D為以工藝步驟的順序示出制造根據第五實施方案的GaN基HEMT的方法的截面圖；

圖13為示出根據第六實施方案的化合物半導體器件的結構的截面圖；

圖14A、圖14B和圖14C為分別示出根據第七實施方案、第八實施方案和第九實施方案的化合物半導體器件的結構的截面圖；

圖15A、圖15B和圖15C為分別示出根據第十實施方案、第十一實施方案和第十二實施方案的化合物半導體器件的結構的截面圖；

圖16A、圖16B和圖16C為分別示出根據第十三實施方案、第十四實施方案和第十五實施方案的化合物半導體器件的結構的截面圖；

圖17A、圖17B和圖17C為分別示出根據第十六實施方案、第十七實施方案和第十八實施方案的化合物半導體器件的結構的截面圖；

圖18為示出根據第十九實施方案的分立封裝件的圖；

圖19為示出根據第二十實施方案的PFC電路的布線圖；

圖20為示出根據第二十一實施方案的電源設備的布線圖；以及

圖21為示出根據第二十二實施方案的放大器的布線圖。

具體實施方式

在下文中，將參照附圖具體描述實施方案。

（第一實施方案）

首先，將描述第一實施方案。圖1A為示出根據第一實施方案的GaN基HEMT（化合物半導體器件）的結構的截面圖。