[發明專利]log2型匹配線電路

有效

• 申請號: 201410109343.1
• 申請日: 2012-01-12
• 公開（公告）號: CN103886901B
• 公開（公告）日: 2017-11-21
• 發明（設計）人: 張建偉;吳國強;吳志剛;沙建軍;殷存祿
• 申請（專利權）人: 大連市恒瓏科技發展有限公司
• 主分類號: G11C15/04
• 分類號: G11C15/04
• 代理公司: 北京清亦華知識產權代理事務所(普通合伙)11201
• 代理人: 張大威

1.一種匹配線電路，其特征在于，包括至少兩個log₂型匹配線電路，所述至少兩個log₂型匹配線電路的最后一級電路的所有門電路的信號通過與門輸出，其中，

所述log₂型匹配線電路，包括：h級電路，所述h為正整數，所述h級電路的第一級電路與時鐘信號連接，所述h級電路的第j級電路包括2^j-1個門電路，所述第j級電路的每一個門電路與第j+1級電路的兩個門電路連接，所述j＝1,2，…，h-1，h，所述門電路為增強型PF-CDPD與門電路，其中，所述增強型PF-CDPD與門電路包括：反饋管，n個下拉晶體管以及由時鐘信號驅動的時鐘晶體管，所述時鐘晶體管將n個下拉晶體管分為上下兩部分，所述下拉晶體管的上部分的晶體管的個數為x，所述下拉晶體管的下部分的晶體管的個數為y，所述n＝x+y，所述x、y為正整數。

2.如權利要求1所述的匹配線電路，其特征在于，所述增強型PF-CDPD與門電路的工作過程包括預充電階段和求值階段，在預充電階段，時鐘信號為低電平；在求值階段，時鐘信號為高電平。

3.如權利要求1所述的匹配線電路，其特征在于，所述的至少兩個log2型匹配線電路的門電路級數相等。

4.如權利要求1所述的匹配線電路，其特征在于，所述的至少兩個log2型匹配線電路的門電路級數不相等。