[發明專利]半導體裝置制造時的低熱預算方案

有效

• 申請號: 201410098728.2
• 申請日: 2014-03-17
• 公開（公告）號: CN104051237B
• 公開（公告）日: 2017-04-12
• 發明（設計）人: N·薩賽特;J·亨治爾;T·巴爾策;R·嚴;A·扎卡
• 申請（專利權）人: 格羅方德半導體公司
• 主分類號: H01L21/02
• 分類號: H01L21/02;H01L21/336
• 代理公司: 北京戈程知識產權代理有限公司11314
• 代理人: 程偉,王錦陽

技術領域

本揭露是關于半導體裝置制造時的低熱預算方案，并且更尤指用于改良先進半導體裝置結構效能的最佳化低熱預算方案。

背景技術

藉由不斷努力驅動比例縮小個別電路組件的特征尺寸，持續以許多方式改良集成電路用的制程。目前，以及在可預見的未來，大多數集成電路是基于硅裝置，原因在于硅基底的高可用性、以及過去數十年已開發建置良好的制程技術。開發堆積密度增加且效能增強的集成電路，其關鍵議題在于如MOS晶體管組件的晶體管組件的比例化，用以提供可需用于生產現代CPU類及內存裝置的大量晶體管組件。

制造具有縮小尺寸的場效晶體管時的一項重要態樣為閘極電極的長度，其控制隔開晶體管源極與汲極區的導電信道的形成。比例縮小化晶體管的另一態樣是改良頻率響應，其與1/L成比例，L為閘極長度。再者，減小信道長度與閘極氧化物厚度提升晶體管的電流驅動。

在晶體管組件中，源極與汲極區是由導電半導體區提供，相較于周圍結晶主動區（例如基底或井區）中的摻質，導電半導體區包括導電性類型相反的摻質。一旦對布置于主動區上的閘極電極施加夠高的電壓信號，即在介于源極與汲極區之間的結晶主動區中誘發導電區。雖然已為了獲得更小且更快的晶體管組件而縮減閘極長度，然而，事實證明，要在閘極長度縮減下維持適當的晶體管效能，仍額外牽涉多項議題。

為了在半導體基底的特定區域中實現特定的摻質濃度分布，許多前段(FEOL)制程涉及布植程序。然而，將高劑量摻質引進結晶基底區內，在晶體結構中產生嚴重損壞，并因此一般需要一或多個退火周期，用于修復晶體損壞，同時也活化摻質。例如，布植硼的電活化在500℃的溫度下相對最大，摻質是在此時加入且損壞得以修復。溫度提升導致缺陷處摻質累積增加，而一旦溫度再提升，即出現摻質適當并入現象。

然而，除了摻質活化及晶體損壞修復外，摻質擴散也在退火程序期間出現。本文中，摻質擴散隨著溫度提升而提升，導致摻質分布在高溫下「模糊（blurring）」。為了界定關鍵的晶體管特性，如擴展區與閘極電極之間的重疊，摻質擴散可有助益。在汲極與源極區的其它區域中，摻質擴散可不理想，諸如在較深橫置部位中，擴散可降低PN接面區處的摻質濃度，藉以降低這些區域附近的導電性。

因此，一方面，高退火溫度鑒于高度摻質活化、布植誘發型晶格損壞的再結晶、以及擴展區淺區處的所需擴散，而可理想，而另一方面，退火程序的持續時間應該短，為的是限制較深汲極與源極區中摻質擴散的程度，這可降低各別PN接面處的摻質梯度，并且也降低因平均摻質濃度降低導致的總體導電性。

再者，退火程序期間非常高的溫度對閘極絕緣層有負作用，并且降低其可靠度。亦即，高退火溫度可令閘極絕緣層退化，并且影響其介電特性，造成漏電流增加、崩潰電壓降低等等。因此，至于高度先進的晶體管，理想摻質分布的位置、形狀及維持，對于界定裝置最終效能，尤其是重要的特性，因為汲極與源極接觸部之間導通路徑的總體串聯電阻，可代表用于判斷晶體管效能的主導部分。

傳統的快速熱退火(RTA)程序，按照習知，是藉由將整個載體材料加熱至所需溫度予以進行。或者另一種選擇，也已應用照射式退火技術，其導致非平衡狀況，其中高量功率是在極短時段內所供應，藉以提供所需的極高溫度。在先進制造體制下，傳統RTA程序常藉由先進照射式退火程序予以補充或取代，為的是要獲得高度摻質活化及再結晶主動區。然而，半導體裝置比例縮小激烈的高集積度電路中，基于控制良好的摻質擴散調整有效信道長度變得愈來愈困難，如以上所指出。

由于上述所屬領域的狀況不符合先進半導體裝置的要求，有必要對FEOL提供最佳化處理流程，這允許在尖端半導體裝置內實現界定良好的摻質分布。

希望提供形成半導體裝置的方法，其提供顯示改良型效能的半導體裝置或中間半導體裝置結構，尤其是在運用高k材料時，而無需在現有的處理流程內引進復雜的額外程序。

發明內容

下文介紹簡化的發明內容，用以對本發明的若干態樣有基本的了解。本摘要不是本發明的詳盡概觀。目的在于識別本發明的主要或關鍵組件，或敘述本發明的范疇。其唯一目的在于以簡化形式介紹若干概念，作為下文所述更詳細說明的引言。

在一些態樣中，本揭露提供形成半導體裝置的方法，其中非晶區是形成于制造期間的早期階段，并且非晶區是保存于后續處理過程順序期間。在其它態樣中，具有非晶區的中間半導體裝置結構是提供于制造期間的早期階段。