[發(fā)明專利]數(shù)據(jù)轉(zhuǎn)換器的有效時鐘樹在審
| 申請?zhí)枺?/td> | 201410093828.6 | 申請日: | 2014-03-14 |
| 公開(公告)號: | CN104052488A | 公開(公告)日: | 2014-09-17 |
| 發(fā)明(設(shè)計)人: | S·S·庫;S·C·羅斯 | 申請(專利權(quán))人: | 美國亞德諾半導(dǎo)體公司 |
| 主分類號: | H03M1/66 | 分類號: | H03M1/66 |
| 代理公司: | 中國國際貿(mào)易促進(jìn)委員會專利商標(biāo)事務(wù)所 11038 | 代理人: | 陳華成 |
| 地址: | 美國馬*** | 國省代碼: | 美國;US |
| 權(quán)利要求書: | 查看更多 | 說明書: | 查看更多 |
| 摘要: | |||
| 搜索關(guān)鍵詞: | 數(shù)據(jù) 轉(zhuǎn)換器 有效 時鐘 | ||
相關(guān)申請
本申請要求于2013年3月15日提交的美國臨時專利申請No.61/792062的優(yōu)先權(quán),在此通過引用并入其全文。
技術(shù)領(lǐng)域
本發(fā)明涉及時鐘分配設(shè)計,諸如有效時鐘樹。時鐘分配器可用于高速數(shù)字模擬轉(zhuǎn)換器(DAC),模擬到數(shù)字轉(zhuǎn)換器(ADC),以及依次在繼承電路中提供的時鐘分配電路。
背景技術(shù)
高速時鐘電路系統(tǒng)經(jīng)常由外部提供時鐘系統(tǒng)驅(qū)動。雖然高速組件通常運行在大約1-20GHz頻率范圍內(nèi),也可使用低至100MHz的頻率或更高頻率。在較高頻率下,時序不匹配的要求更加嚴(yán)格。
時序不匹配已知發(fā)生在DAC中的單元之間。當(dāng)DAC也用于模數(shù)轉(zhuǎn)換器(諸如Σ-Δ模數(shù)轉(zhuǎn)換器)時,所述時序不匹配的問題已知也發(fā)生在ADC中。因為每個單元在空間上被分離,所以很難向每個單元提供相同定時的時鐘。DAC、ADC和其它電路(諸如,時鐘芯片)的性能可以通過定時不匹配的錯誤被削弱。時鐘分配中的這些錯誤可導(dǎo)致性能下降,諸如失真。
因此,發(fā)明人已確定本領(lǐng)域中需要提高時鐘定時匹配的時鐘分配系統(tǒng)。此外,本發(fā)明人已確定本領(lǐng)域中需要可支持更高速度轉(zhuǎn)換器的時鐘分配系統(tǒng)。
附圖說明
圖1示出了根據(jù)本發(fā)明示例實施例向多個組件分配時鐘信號的示例定時電路。
圖2示出了根據(jù)本發(fā)明示例實施例向多個組件分配時鐘信號的示例單級定時電路。
圖3示出了根據(jù)本發(fā)明示例實施例向多個組件分配時鐘信號的示例N級定時電路。
圖4示出了根據(jù)本發(fā)明示例實施例的示例時鐘分配方法。
圖5示出了根據(jù)本發(fā)明的另一示例實施例向多個組件分配時鐘信號的示例定時電路。
圖6示出了根據(jù)本發(fā)明的另一示例實施例向多個組件分配時鐘信號的另一示例定時電路。
具體實施方式
本發(fā)明的實施例提供了一種集成電路的多級時鐘分配電路。時鐘分配電路可路由共同的時鐘信號到多個時鐘接收器電路。分配電路中的每級可包括多個緩沖器。至少一些或所有緩沖器的輸出可以通過互聯(lián)而連接到彼此。互連可以對準(zhǔn)由互聯(lián)緩沖器輸出的時鐘信號,并從而鼓勵這些時鐘信號同步。也可以連接其他級的時鐘分配信號。
圖1示出了根據(jù)本發(fā)明實施例的示例時鐘樹100。樹100可以是多級的時鐘分配系統(tǒng),該系統(tǒng)傳播共同的輸入時鐘CLK到多個時鐘接收器130.0-130.n。示例兩級樹100被示于圖1,它可包括多個第一級緩沖器110.0-110.n和多個第二級緩沖器120.0-120.n。互連115可以在第一級緩沖器110.0-110.n的輸出端之間延伸。可替換地或另外地,互連125可以在第二級緩沖器120.0-120.n的輸出之間延伸。
輸入時鐘信號可以直接連接到第一級緩沖器110.0-110.n,其分配時鐘信號到第二級緩存器120.0-120.n。在每個緩沖級之后,時鐘緩沖器輸出可以由第一和第二互連線115、125短接到相同的級時鐘緩沖器輸出。提前于后續(xù)級,第一互連115短接第一級緩存器110.0-110.n的輸出。類似地,提前于時鐘信號接收器130.0-130.n,第二互連125短接第二級緩沖器的輸出。
由于互連115短接緩沖器110.0-110.n,通過緩沖器110.0-110.n輸出的時鐘信號拉在一起并對準(zhǔn)。同樣,由于互連125短接緩沖器120.0-120.n,通過緩沖器120.0-120.n輸出的時鐘信號拉在一起并對準(zhǔn)。因此,提供時鐘平均化,削弱時序不匹配的錯誤,并降低時鐘抖動。經(jīng)過一級或多級,時鐘信號對齊。此外,時鐘驅(qū)動器(未示出)和整個系統(tǒng)的功率可以被降低。
此外,每個時鐘信號接收器130.0-130.n(或其它負(fù)載電路)的驅(qū)動負(fù)荷可變化,以及緩沖器和相應(yīng)的時鐘接收器可以被調(diào)諧到對方。例如,緩沖器大小可適于匹配相應(yīng)的負(fù)載(即,接收器時鐘負(fù)載)。
該專利技術(shù)資料僅供研究查看技術(shù)是否侵權(quán)等信息,商用須獲得專利權(quán)人授權(quán)。該專利全部權(quán)利屬于美國亞德諾半導(dǎo)體公司,未經(jīng)美國亞德諾半導(dǎo)體公司許可,擅自商用是侵權(quán)行為。如果您想購買此專利、獲得商業(yè)授權(quán)和技術(shù)合作,請聯(lián)系【客服】
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