[發(fā)明專利]半導體裝置以及半導體裝置的制造方法

無效

• 申請?zhí)枺?/td>: 201410088960.8
• 申請日: 2014-03-12
• 公開（公告）號: CN104064523A
• 公開（公告）日: 2014-09-24
• 發(fā)明（設計）人: 伊藤祥代
• 申請（專利權(quán)）人: 株式會社東芝
• 主分類號: H01L21/8247
• 分類號: H01L21/8247;H01L27/115
• 代理公司: 永新專利商標代理有限公司 72002
• 代理人: 徐冰冰;劉杰

1.一種半導體裝置，具備：

存儲單元，具備在半導體基板上相互隔開間隔而排列的多個字線和在上述排列的端部在與上述字線之間隔開間隔設置的選擇晶體管；

偽柵極，構(gòu)成為寬度尺寸比上述字線的在上述排列方向上的寬度尺寸大，且設置在上述字線的端部與上述選擇晶體管之間；以及

層間絕緣膜，設置在包含上述字線、上述偽柵極及上述選擇晶體管的區(qū)域的上方、以及相鄰的各字線、上述偽柵極及上述選擇晶體管之間，且在相鄰的上述字線之間具有空洞。

2.根據(jù)權(quán)利要求1所述的半導體裝置，其中，

上述偽柵極的寬度尺寸比上述選擇晶體管的寬度尺寸小。

3.根據(jù)權(quán)利要求1所述的半導體裝置，其中，

上述偽柵極的寬度尺寸為上述字線的上述排列方向上的間距以上、且為上述選擇晶體管的寬度尺寸的1／2以下。

4.根據(jù)權(quán)利要求2所述的半導體裝置，其中，

上述偽柵極的寬度尺寸為上述字線的上述排列方向上的間距以上、且為上述選擇晶體管的寬度尺寸的1／2以下。

5.根據(jù)權(quán)利要求1所述的半導體裝置，其中，

多個上述字線、上述選擇晶體管以及上述偽柵極分別層疊地具備第一絕緣膜、浮動柵極、第二絕緣膜、控制電極，

上述偽柵極利用加工上述字線或者上述選擇晶體管的蝕刻處理來加工。

6.根據(jù)權(quán)利要求2所述的半導體裝置，其中，

多個上述字線、上述選擇晶體管以及上述偽柵極分別層疊地具備第一絕緣膜、浮動柵極、第二絕緣膜、控制電極，

上述偽柵極利用加工上述字線或者上述選擇晶體管的蝕刻處理來加工。

7.根據(jù)權(quán)利要求3所述的半導體裝置，其中，

多個上述字線、上述選擇晶體管以及上述偽柵極分別層疊地具備第一絕緣膜、浮動柵極、第二絕緣膜、控制電極，

上述偽柵極利用加工上述字線或者上述選擇晶體管的蝕刻處理來加工。

8.根據(jù)權(quán)利要求4所述的半導體裝置，其中，

多個上述字線、上述選擇晶體管以及上述偽柵極分別層疊地具備第一絕緣膜、浮動柵極、第二絕緣膜、控制電極，

上述偽柵極利用加工上述字線或者上述選擇晶體管的蝕刻處理來加工。

9.一種半導體裝置的制造方法，具備：

在半導體基板上形成層疊地具備第一絕緣膜、浮動電極層、第二絕緣膜、控制電極層的層疊柵構(gòu)造；

利用上述層疊柵構(gòu)造的蝕刻處理在半導體基板上加工相互隔開間隔而排列的多個字線；

利用上述層疊柵構(gòu)造的蝕刻處理加工設置在上述排列的端部的選擇晶體管；

在加工上述字線或者上述選擇晶體管時，在上述排列的端部的上述字線與上述選擇晶體管之間，形成構(gòu)成為寬度尺寸比上述字線的上述排列方向上的寬度尺寸大的偽柵極。