[發(fā)明專利]半導體器件及其形成方法

有效

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• 申請日: 2014-03-05
• 公開（公告）號: CN103811307B
• 公開（公告）日: 2017-04-26
• 發(fā)明（設計）人: 高超;江紅;王哲獻
• 申請（專利權）人: 上海華虹宏力半導體制造有限公司
• 主分類號: H01L21/02
• 分類號: H01L21/02;H01L23/522
• 代理公司: 北京集佳知識產權代理有限公司11227
• 代理人: 駱蘇華

技術領域

本發(fā)明涉及半導體制造領域技術，特別涉及半導體器件及其形成方法。

背景技術

半導體器件中的半導體電容器包括PIP電容器和PPS電容器，其中，PIP電容器為多晶硅-絕緣體-多晶硅（Poly-Insulator-Poly）電容器，PPS電容器為多晶硅-多晶硅-襯底（Poly-Poly-Substrate）電容器。PIP電容器和PPS電容器在存儲器件中被廣泛應用于防止噪音和模擬器件的頻率解調。

隨著半導體器件的飛速發(fā)展，不斷縮小管芯面積成為延長產品生命力的主要方法之一。而在數模混合電路中，半導體電容器面積在芯片中所占的比例時相當可觀的，因此，制作高性能、高電容值的半導體電容器是半導體器件發(fā)展的必然趨勢。

然而，隨著半導體器件的形成工藝不斷發(fā)展，難以在不增加工藝成本的情況下，在半導體器件中形成半導體電容器，以提高半導體器件的性能。

發(fā)明內容

本發(fā)明解決的問題是提供一種半導體器件及其形成方法，在不增加額外工藝成本的條件下，在半導體器件中形成半導體電容器。

為解決上述問題，本發(fā)明提供一種半導體器件的形成方法，包括：提供半導體襯底，所述半導體襯底包括存儲區(qū)、邏輯區(qū)和電容區(qū)；在所述電容區(qū)半導體襯底表面形成掩膜層；刻蝕所述掩膜層，直至暴露出半導體襯底表面，使得刻蝕后的掩膜層與半導體襯底形成第一凹槽；在所述第一凹槽底部和側壁、以及掩膜層表面形成側墻膜；回刻蝕去除位于掩膜層表面和半導體襯底表面的側墻膜，保留形成緊挨掩膜層側壁的側墻，所述側墻與半導體襯底形成第二凹槽；在所述掩膜層表面、以及第二凹槽底部和側壁形成第一介質層；在所述存儲區(qū)半導體襯底表面形成字線多晶硅層的同時，形成覆蓋于所述第一介質層的第一多晶硅膜；去除位于掩膜層表面的第一多晶硅膜和第一介質層，形成第一多晶硅層；去除所述掩膜層，暴露出電容區(qū)半導體襯底表面；在所述第一多晶硅層表面形成第二介質層；在所述邏輯區(qū)形成柵極的同時，在所述第二介質層表面和電容區(qū)半導體襯底表面形成第二多晶硅膜，并對所述第二多晶硅膜進行刻蝕，暴露出側墻一側的半導體襯底表面和部分第一多晶硅層表面，形成覆蓋剩余第二介質層的第二多晶硅層，且所述第二多晶硅層還覆蓋側墻的側壁。

可選的，還包括：在所述電容區(qū)半導體襯底內形成淺槽隔離結構；在所述淺槽隔離結構表面形成側墻；在所述第二介質層表面和淺槽隔離結構表面形成多晶硅膜，并對所述多晶硅膜進行刻蝕；所述第一多晶硅層、第二介質層和第二多晶硅層構成PIP電容器。

可選的，還包括：在所述電容區(qū)半導體襯底內形成摻雜阱，所述摻雜阱由淺槽隔離結構與半導體襯底的其他區(qū)域隔離；在所述摻雜阱表面形成側墻；在所述第二介質層表面和摻雜阱表面形成多晶硅膜，并對所述多晶硅膜進行刻蝕；所述摻雜阱、第一介質層和第一多晶硅層構成MOS電容器，第一多晶硅層、第二介質層和第二多晶硅層構成PIP電容器。

可選的，在所述第一多晶硅層表面形成第一導電插塞，所述第一導電插塞與所述第一多晶硅層電連接；在所述第二多晶硅層表面形成第二導電插塞，所述第二導電插塞與第二多晶硅層電連接。

可選的，在所述摻雜阱表面形成阱導電插塞，所述阱導電插塞與摻雜阱電連接。

本發(fā)明還提供一種半導體器件，包括：具有電容區(qū)的半導體襯底；位于電容區(qū)半導體襯底表面的側墻，所述側墻之間的半導體襯底與側墻構成凹槽；位于所述凹槽底部和側壁的第一介質層；位于所述第一介質層表面的第一多晶硅層；位于所述第一多晶硅層表面的第二介質層，且所述第二介質層暴露出部分第一多晶硅層表面；位于所述第二介質層表面的第二多晶硅層，且所述第二多晶硅層還覆蓋側墻的側壁。

可選的，所述電容區(qū)的半導體襯底還包括淺槽隔離結構；位于淺槽隔離結構表面的側墻，所述側墻之間的淺槽隔離結構和側墻形成凹槽；所述第一多晶硅層、第二介質層、第二多晶硅層成PIP電容器。

可選的，所述電容區(qū)的半導體襯底還包括摻雜阱，所述摻雜阱由淺槽隔離結構與半導體襯底的其他區(qū)域隔離；所述摻雜阱表面具有側墻，所述側墻之間的摻雜阱和側墻形成凹槽；所述摻雜阱、第一介質層和第一多晶硅層構成MOS電容器，第一多晶硅層、第二介質層和第二多晶硅層構成PIP電容器。

可選的，還包括：所述暴露出的第一多晶硅層表面具有第一導電插塞，所述第一導電插塞與第一多晶硅層電連接；與所述第二多晶硅層電連接的第二導電插塞。

可選的，與所述摻雜阱電連接的阱導電插塞。

與現(xiàn)有技術相比，本發(fā)明提供的技術方案具有以下優(yōu)點：