[發明專利]嵌入的基于SONOS的存儲單元

有效

• 申請號: 201410064510.5
• 申請日: 2014-02-25
• 公開（公告）號: CN104009005B
• 公開（公告）日: 2019-08-16
• 發明（設計）人: 克里希納斯瓦米·庫馬爾;伊葛·葛茲尼索夫;范卡特拉曼·普拉哈卡
• 申請（專利權）人: 經度快閃存儲解決方案有限責任公司
• 主分類號: H01L27/11568
• 分類號: H01L27/11568;H01L27/1157;H01L27/11573;H01L29/49;H01L29/78;H01L29/792;H01L21/8234;H01L29/167;H01L21/336;H01L29/51;H01L27/088;H01L29/423
• 代理公司: 北京泛華偉業知識產權代理有限公司 11280
• 代理人: 王勇

本發明公開了嵌入的基于SONOS的存儲單元。描述了包括嵌入的基于SONOS的非易失性存儲（NVM）晶體管和MOS晶體管的多個存儲單元及其形成方法。通常，該方法包括：在襯底上形成電介質疊層，電介質疊層包含襯底上的隧道電介質，和在隧道電介質上的電荷捕獲層；圖案化電介質疊層，以在襯底的第一區域中形成存儲器件的NVM晶體管的柵極疊層，同時并發地從襯底的第二區域去除電介質疊層；以及進行基準CMOS工藝流程的柵極氧化處理，以熱生長覆蓋第二區域中的襯底的MOS晶體管的柵極氧化物，同時并發地生長覆蓋電荷捕獲層的阻擋氧化物。在一個實施方式中，通過植入銦來形成NVM晶體管的溝道。

相關申請的交叉引用

本申請根據美國專利法典第35條第119（e）款要求2013年2月26日提交的序列號為61/769,693的美國臨時專利申請、以及2013年5月20日提交的序列號為61/825,196的美國臨時專利申請的優先權的利益，這兩個申請在此都以引用的方式被并入。

技術領域

本公開大致涉及半導體器件，并且更具體地涉及包含嵌入或整體形成的基于SONOS的非易失性存儲（NVM）晶體管和金屬氧化物半導體（MOS）晶體管的存儲單元，以及制造這種存儲單元的方法。

背景技術

對于比如片上系統的許多應用來說，人們希望將基于金屬氧化物半導體（MOS）場效應晶體管和非易失性存儲（NVM）晶體管的邏輯器件和接口電路集成在單個芯片或單個襯底上面。這種集成能夠嚴重地影響MOS晶體管和NVM晶體管的制造工藝。MOS晶體管通常使用標準的或基準的互補金屬氧化物半導體（CMOS）工藝流程進行制造，涉及導電、半導電、以及電介質材料的形成和圖案化。對在這樣的CMOS工藝流程中使用的這些材料的成分、處理試劑的成分和濃度、以及溫度進行了嚴格的控制，以保證最終產生的MOS晶體管將能正常工作。

非易失性存儲器件包括非易失性存儲晶體管、基于硅-氧化物-氮-氧化物-半導體（silicon-oxide-nitride-oxide-semiconductor，SONOS）的晶體管，這些晶體管包括電荷捕獲柵極疊層，在該電荷捕獲柵極疊層中所儲存或捕獲的電荷改變非易失性存儲晶體管的閾值電壓以儲存比如邏輯1或邏輯0的信息。電荷捕獲柵極疊層形成涉及夾在兩個電介質層或兩個氧化物層之間的氮化物或氮氧化物的電荷捕獲層的形成，這兩個電介質層或兩個氧化物層通常使用顯著不同于基準的CMOS工藝流程的材料和工藝的材料和工藝進行制造，這些材料和工藝能有害地影響MOS晶體管的制造，或者受MOS晶體管制造的影響。特別是，通過改變電荷捕獲層的厚度或成分，形成MOS晶體管的柵極氧化物或電介質能顯著地降低之前形成的電荷捕獲柵極疊層的性能。此外，這種集成能嚴重影響基準CMOS工藝流程，并且通常需要數目眾多的掩模設置和處理步驟，這增加了制造這些器件的開銷并且能夠降低工作器件的產量。

附圖說明

根據之后的詳細說明，以及根據附圖和上面提供的附屬權利要求，本發明將被更全面地理解，其中的附圖包括：

圖1是用來制造存儲單元的方法的實施方式的流程圖，所述存儲單元包括嵌入的基于硅-氧化物-氮-氧化物-半導體（SONOS）的非易失性存儲（NVM）晶體管和金屬氧化物半導體（MOS）晶體管；

圖2A-2M是說明根據圖1的方法制造存儲單元的過程中的存儲單元的一部分的剖視圖的框圖；

圖2N是說明制作完成的包含根據圖1和圖2A-2M的方法制造的嵌入的基于SONOS的NVM晶體管和MOS晶體管的存儲單元的剖視圖的框圖；

圖3A和圖3B是說明根據本公開的實施方式的包含銦溝道的NVM晶體管的閾值電壓（V_T）一致性上的改善的圖形；以及

圖4A-4C是說明包含根據本公開的實施方式制造的嵌入的基于SONOS的NVM晶體管的存儲器件的基本編寫擦除特性和顯示其在數據保持持久性上的改善的圖形。

具體實施方式