[發明專利]用于雙端口RAM的偽差分讀方案

在審

• 申請號: 201410052592.1
• 申請日: 2014-02-14
• 公開（公告）號: CN104851449A
• 公開（公告）日: 2015-08-19
• 發明（設計）人: 陳剛;郭靖;王一奇;林宏國
• 申請（專利權）人: 輝達公司
• 主分類號: G11C11/413
• 分類號: G11C11/413
• 代理公司: 北京市磐華律師事務所 11336
• 代理人: 謝栒;張瑋

技術領域

本申請總地涉及數據存儲存儲器，并且更具體地，涉及存儲器讀系統 和讀取存儲器的方法。

背景技術

在雙端口存儲單元中，讀和寫操作可以并發地執行并且因此采用獨立 的讀和寫位線，所述讀和寫位線由相應分開的讀和寫字線所控制。當所存 儲的存儲單元的數據表示“真（TRUE）”情形時，讀位線上的預充電電壓 需要被放電以反映該真情形。讀位線的相應放電時間由指示存儲單元的真 存儲情形所要求的放電電壓電平和位線電容所影響。對于較長放電時間而 言，存儲單元的讀速度對于大容量存儲器陣列可能相對慢。這是因為讀電 流能力，其常常由于小存儲單元面積而在量級上受限。此外，較大放電電 壓典型地要求較大動態功率耗損。因此，這些方面的改進將證明對本領域 有益。

發明內容

本公開的實施例提供存儲器讀系統和讀取存儲器的方法。

在一個實施例中，存儲器讀系統包括具有多個雙端口存儲單元的存儲 器列，所述雙端口存儲單元由分開的讀字線和組織成上部和下部讀位線部 分的讀位線結構所控制。此外，存儲器讀系統還包括耦連到讀位線結構的 偽差分存儲器讀單元，其中上部和下部讀位線部分分別控制相應上部和下 部局部位線以提供用于存儲器列的全局位線。

在另一方面中，讀取存儲器的方法包括提供由分開的讀字線所控制的 雙端口存儲單元的存儲器列和將用于存儲器列的讀位線結構組織成上部和 下部存儲單元讀位線部分。方法還包括在讀操作期間根據上部和下部存儲 單元讀位線部分來控制相應上部和下部局部讀位線和在讀操作期間根據上 部和下部局部讀位線來控制用于存儲器列的全局讀位線以提供存儲單元存 儲狀態。

前述內容已概述本公開的優選和可替代特征使得本領域技術人員可更 好地理解下面本公開的詳細描述。在下文中將描述本公開的附加特征，其 形成本公開的權利要求的主題。本領域技術人員將理解的是，他們可以容 易地使用所公開的概念和具體實施例作為設計和修改用于實行本公開的相 同目的的其他結構的基礎。

附圖說明

現在對結合附圖所采取的下面的描述進行參考，其中：

圖1示出根據本公開的原理所構建的存儲器讀系統的實施例的框圖；

圖2示出如可在圖1的存儲器列中采用的雙端口SRAM單元的示意圖；

圖3示出可以如圖1所采用的偽差分存儲器讀單元的偽差分存儲器讀 單元的實施例的示意圖；

圖4示出與用于根據本公開的原理所構建的存儲器讀系統的讀操作相 應的波形時序圖；以及

圖5示出根據本公開的原理所實行的讀取存儲器的方法的流程圖。

具體實施方式

本公開的實施例提供用于雙端口存儲單元（例如雙端口靜態隨機存取 存儲器（SRAM）單元）的偽差分讀能力，其通過降低所要求的讀電壓擺 幅來改進讀速度并減小動態功率要求。這些屬性隨著存儲器容量的增加而 是特別有益的。

圖1示出根據本公開的原理所構建的、總地標示為100的存儲器讀系 統的實施例的框圖。在此，存儲器讀系統100代表在包含128個字的存儲 器陣列中采用分開的讀和寫位線的位列。存儲器讀系統100包括存儲器列 105、上部和下部讀位線部分110A、110B和偽差分存儲器讀單元115。

在所示出的實施例中，存儲器列105包括由分開的讀字線（RWL＜0＞ 到RWL＜127＞）所控制的多個雙端口存儲單元，其中分開的讀字線中的僅 一個在讀操作期間激活。上部和下部讀位線部分110A、110B構成用于存 儲器列105的讀位線結構，其在讀操作期間提供用于所選擇的讀字線的存 儲單元存儲情形。讀位線結構提供較低雜散的（stray）或固有總位線電容， 從而減小用于存儲器列105的總讀時間。

如所示，偽差分存儲器讀單元115耦連到讀位線結構。上部和下部讀 位線部分110A、110B分別控制偽差分存儲器讀單元115內的相應上部和 下部的局部位線以將提供用于存儲器列105的全局讀位線。