[發明專利]半導體器件及其制作方法

在審

• 申請號: 201410045880.4
• 申請日: 2014-02-08
• 公開（公告）號: CN104835854A
• 公開（公告）日: 2015-08-12
• 發明（設計）人: 呂瑞霖;辜良智;李由
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L29/872
• 分類號: H01L29/872;H01L29/06;H01L21/329
• 代理公司: 北京市磐華律師事務所 11336
• 代理人: 高偉;付偉佳

技術領域

本發明涉及半導體制造工藝，特別涉及一種半導體器件及其制作方法。

背景技術

肖特基二極管通常應用于LDMOS器件的漏區中，其是由勢壘產生的整流元件，其在半導體表面和該表面上的金屬層之間的結處形成。與傳統的P-N結二極管比較，肖特基二極管通常展現相對低的正向電壓降和相對快的轉換速度。

現有的肖特基二極管是通過在N型摻雜阱的表面形成金屬硅化物層來形成的。由于這種肖特基二極管的擊穿電壓與N型摻雜阱的摻雜濃度直接相關聯，現有的對肖特基二極管的擊穿電壓進行微調的方法通常是對N型摻雜阱的摻雜濃度進行微調。但是，由于N型摻雜阱的摻雜濃度通常與肖特基二極管的其它電學性能有關，因此很難進行變型。

因此，需要一種肖特基二極管及其制作方法，以至少在一定程度上解決現有技術中存在的問題。

發明內容

在發明內容部分中引入了一系列簡化形式的概念，這將在具體實施方式部分中進一步詳細說明。本發明的發明內容部分并不意味著要試圖限定出所要求保護的技術方案的關鍵特征和必要技術特征，更不意味著試圖確定所要求保護的技術方案的保護范圍。

本發明提供一種半導體器件，包括：半導體襯底；摻雜阱，其形成在所述半導體襯底中且具有第一導電類型；隔離結構，其在所述摻雜阱內橫向地將所述摻雜阱劃分為第一區和第二區；環形摻雜區，其形成在所述第一區的橫向邊緣且具有與所述第一導電類型相反的第二導電類型；以及金屬硅化物層，其形成在所述第一區對應的半導體襯底的表面上。

優選地，所述半導體器件還包括：環形耗盡區，其在所述環形摻雜區的下方和內側包圍所述環形摻雜區。

優選地，所述半導體襯底為P型半導體襯底。

優選地，所述第一導電類型為N型，且所述第二導電類型為P型。

優選地，所述環形摻雜區的摻雜濃度為1×10¹³-1×10¹⁵atom/μm²。

優選地，所述金屬硅化物層為鎳、鈷、鎢、鉻、鉑、鈦、鉬、鈀或其合金的硅化物。

優選地，所述半導體器件還包括重摻雜區，所述重摻雜區位于所述第二區的表面處，所述重摻雜區具有所述第一導電類型。

優選地，所述半導體器件還包括與所述環形摻雜區和所述重摻雜區電連接的導電插塞。

本發明還提供一種半導體器件的制作方法，包括：提供半導體襯底；在所述半導體襯底中形成具有第一導電類型的摻雜阱，并形成將所述摻雜阱劃分為第一區和第二區的隔離結構；在所述第一區的橫向邊緣執行第一摻雜工藝，所述第一摻雜工藝摻雜具有與所述第一導電類型相反的第二導電類型的導電離子，以形成環形摻雜區；以及在所述第一區對應的半導體襯底的表面上形成金屬硅化物層。

優選地，所述方法在形成所述隔離結構之后還包括：在所述第二區執行第二摻雜工藝，所述第二摻雜工藝摻雜具有所述第一導電類型的導電離子，以形成重摻雜區。

本發明通過在有源區增加環形摻雜區，使得當施加反向偏壓時在耗盡區形成了普通的PN結，該PN結將與肖特基二極管的結串聯，因此，可以提高總的擊穿電壓。此外，還可以提高帶帶隧穿誘導的熱電子效率（Band-to-Band?Tunneling-Induced?Hot?Electron?efficiency），以有助于提高P型閃存的程序速度（Program?Speed）。

附圖說明

本發明的下列附圖在此作為本發明的一部分用于理解本發明。附圖中示出了本發明的實施例及其描述，用來解釋本發明的原理。在附圖中，

圖1是根據本發明一個實施例的半導體器件的剖視圖，其中該肖特基二極管未被施加偏壓；

圖2是根據本發明一個實施例的半導體器件的剖視圖，其中肖特基二極管被施加負偏壓；

圖3是根據本發明一個實施例制作半導體器件的工藝流程圖；以及

圖4A-4F是根據本發明一個實施例制作半導體器件的過程中各步驟獲得的器件的剖視圖。

具體實施方式

接下來，將結合附圖更加完整地描述本發明，附圖中示出了本發明的實施例。但是，本發明能夠以不同形式實施，而不應當解釋為局限于這里提出的實施例。相反地，提供這些實施例將使公開徹底和完全，并且將本發明的范圍完全地傳遞給本領域技術人員。在附圖中，為了清楚，層和區的尺寸以及相對尺寸可能被夸大。自始至終相同附圖標記表示相同的元件。