[發明專利]半導體結構與其制作方法

有效

• 申請號: 201410028783.4
• 申請日: 2014-01-22
• 公開（公告）號: CN104795394B
• 公開（公告）日: 2019-01-08
• 發明（設計）人: 曹博昭;黃耀宏;林建廷;魏銘德
• 申請（專利權）人: 聯華電子股份有限公司
• 主分類號: H01L27/092
• 分類號: H01L27/092;H01L21/8238
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 陳小雯

本發明提供一半導體結構，包含有一基底，上方具有一介電層，且定義有一第一元件區以及一第二元件區，至少一第一凹槽位于該第一元件區內的該介電層中，至少一第二凹槽以及至少一第三凹槽位于該第二元件區內的該介電層中，一功函數層，位于該第二凹槽以及該第三凹槽內，其中該功函數金屬層覆蓋部分該第二凹槽的側壁，而完整覆蓋該第三凹槽的側壁與一底部，以及多個第一材料層，分別位于該第二凹槽以及該第三凹槽內，其中該第一材料層覆蓋部分該第二凹槽側壁上的該功函數層，而完整覆蓋位于該第三凹槽側壁與該底部的該功函數層。

技術領域

本發明是有關于半導體制作工藝領域，尤其是一種在制作過程中，僅包含一次移除功函數層的蝕刻步驟的半導體制作工藝。

背景技術

在現有半導體產業中，多晶硅被廣泛地應用于半導體元件例如金屬氧化物半導體(metal-oxide-semiconductor，MOS)晶體管中，成為一標準的柵極填充材料。然而，隨著MOS晶體管尺寸持續地縮小化，傳統多晶硅柵極因硼穿透(boron penetration)效應導致元件效能降低，及其難以避免的空乏效應(depletion effect)等問題，使得等效的柵極介電層厚度增加、柵極電容值下降，進而導致元件驅動能力的衰退等困境。因此，半導體業界還嘗試以新的柵極填充材料，例如利用功函數(work function)金屬來取代傳統的多晶硅柵極，用以作為匹配高介電常數(high-K)柵極介電層的控制電極。

在互補式金屬氧化物半導體(complementary metal-oxide semiconductor，CMOS)元件中，雙功函數金屬柵極一需與NMOS元件搭配，一則需與PMOS元件搭配，因此使得相關元件的整合技術以及制作工藝控制更形復雜，且各填充材料的厚度與成分控制要求也更形嚴苛。

因此，如何提升半導體元件的效能與制作良率、降低成本與減少制作工藝時間等，皆是目前研究發展的重要方向。

發明內容

為解決上述問題，本發明提供一半導體結構，包含有一基底，上方具有一介電層，且定義有一第一元件區以及一第二元件區，至少一第一凹槽位于該第一元件區內的該介電層中，至少一第二凹槽以及至少一第三凹槽位于該第二元件區內的該介電層中，一功函數層，位于該第二凹槽以及該第三凹槽內，其中該功函數金屬層覆蓋部分該第二凹槽的側壁，而完整覆蓋該第三凹槽的側壁與一底部，以及多個第一材料層，分別位于該第二凹槽以及該第三凹槽內，其中該第一材料層覆蓋部分該第二凹槽側壁上的該功函數層，而完整覆蓋位于該第三凹槽側壁與該底部的該功函數層。

本發明另提供一半導體結構的制作方法，至少包含有以下步驟：首先，提供一基底，該基底上覆蓋有一介電層，且該基底上定義有一第一元件區以及一第二元件區，然后形成至少一第一凹槽位于該第一元件區內的該介電層中，至少一第二凹槽以及至少一第三凹槽位于該第二元件區內的該介電層中，之后形成一功函數層，覆蓋于該第一凹槽、該第二凹槽與該第三凹槽內，再形成多個一第一材料層于該第一凹槽、該第二凹槽與該第三凹槽內，其中該第一材料層覆蓋部分該第一凹槽以及該第二凹槽側壁上的該功函數層，而完整覆蓋該第三凹槽內的該功函數金屬層，在該一第一材料層形成后，形成一第二材料層，填滿該第一凹槽與該第二凹槽，之后去除該第一凹槽內的該第一材料層以及該第二材料層，再去除該第二凹槽內的該第二材料層，以及完全去除該第一凹槽內的該功函數層，并去除該第二凹槽內的部分該功函數層。

本發明的特征在于，使用兩種具有不同蝕刻選擇比的不同材料分別作為遮罩層，因此在制作過程中，移除功函數層的蝕刻步驟僅會執行一次，如此一來簡化制成步驟，且可以減少不同元件區交界處(例如N/P交界)的重復蝕刻問題。

附圖說明

圖1-8為制作本發明一實施例的半導體結構的示意圖。

符號說明

1基底

2介電層

3層間介電層