[發明專利]多晶電阻的制造方法和多晶電阻

有效

• 申請號: 201410023295.4
• 申請日: 2014-01-17
• 公開（公告）號: CN104795310B
• 公開（公告）日: 2017-11-07
• 發明（設計）人: 由云鵬;潘光燃;石金成;王焜;文燕
• 申請（專利權）人: 北大方正集團有限公司;深圳方正微電子有限公司
• 主分類號: H01L21/02
• 分類號: H01L21/02;H01L23/522
• 代理公司: 北京友聯知識產權代理事務所(普通合伙)11343
• 代理人: 尚志峰,汪海屏

技術領域

本發明涉及半導體技術領域，具體而言，涉及一種多晶電阻的制造方法和一種多晶電阻。

背景技術

從20世紀70年代和80年代早期開始，結型場效應晶體管（Junction Field Effect Transistor，簡稱JFET）被廣泛應用，比如，可以作為運算放大器的輸入級以獲得比最好的雙極電路小幾個數量級的輸入電流，也可以用做模擬開關和電流源。

在相關技術中，結合多晶（poly）高阻和二極管（Diode）的JFET的生產工藝主要包括：在底層氮化硅上面生長一層多晶硅，兩者共用一層光罩版，在多晶硅和氮化硅光刻、刻蝕之后，生長頂層氮化硅，通過該層的光罩版，結合光刻、刻蝕工藝，最后實現兩層氮化硅包夾多晶poly的電阻結構，如圖1所示的版圖結構示意圖，以及圖2所示的剖面結構示意圖。而在頂層氮化硅光刻、刻蝕的同時，多晶poly的接觸孔窗口也被打開，之后再次工藝打開所有的接觸孔窗口（包括平坦低臺階和多晶電阻高臺階），以完成雙層氮化硅包夾多晶poly的電阻結構，避免外界環境對poly高阻的影響，提高了電阻的穩定性。其中的雙層氮化硅厚度均為1500埃，多晶poly厚度為3850埃，摻雜注入源為硼（B），多晶poly電阻阻值取決于多晶厚度和摻雜劑量共同決定。

但是，由于兩層氮化硅是分開刻蝕的，增加了工藝的復雜性。此外，由于工藝中刻蝕頂層氮化硅的同時也將多晶poly電阻的接觸孔窗口刻開，因此在刻蝕接觸孔的工藝中會對多晶poly造成損傷，不利于電阻的穩定性。

發明內容

本發明正是基于上述技術問題至少之一，提出了一種新的多晶電阻的制造方案，可以節約生產成本，同時確保了多晶硅層的完整性，提高了電阻的穩定性。

有鑒于此，本發明提出了一種多晶電阻的制造方法，包括：在形成有氧化層和底層氮化硅層的襯底表面生長多晶硅層，所述多晶硅層位于所述底層氮化硅層的上方；對所述多晶硅層注入摻雜元素；刻蝕掉所述多晶硅層上的第一預設區域之外的多晶硅，保留所述第一預設區域的多晶硅，以形成電阻條區域；在形成有所述電阻條區域的襯底上方，生長頂層氮化硅層，所述頂層氮化硅層呈臺階狀，所述頂層氮化硅層包括上臺面氮化硅層和下臺面氮化硅層；刻蝕掉所述下臺面氮化硅層，以及所述下臺面氮化硅層下面的底層氮化硅層，保留所述上臺面氮化硅層；對所述上臺面氮化硅層上的第二預設區域進行刻蝕，形成接觸孔；對所述襯底進行熱處理，以激活所述摻雜元素；在所述接觸孔所在的區域鍍金屬，以形成引線。

在該技術方案中，通過在形成電阻條區域時只刻蝕多晶硅層，以及在生長頂層氮化硅層之后，對頂層氮化硅層和底層氮化硅層同時進行刻蝕，使得對氮化硅層的刻蝕只需一次工藝進行處理，避免了對頂層氮化硅層和底層氮化硅層分別進行刻蝕，省去了對氮化硅層的一次刻蝕和清洗工藝，節約了生產成本。

在傳統的制造工藝中，由于在刻蝕頂層氮化硅層的同時，也會將多晶硅層的接觸孔窗口刻開，因此在對多晶硅層進行刻蝕時，會造成多晶硅層的損傷。而通過刻蝕掉下臺面氮化硅層，以及下臺面氮化硅層下面的底層氮化硅層，保留上臺面氮化硅層，形成了兩層氮化硅層包圍多晶硅層的結構，使得在接觸孔的刻蝕過程中保護了多晶硅層，確保了多晶硅層的完整性，提高了電阻的穩定性，多晶硅層的厚度可以是3850埃。

根據本發明的另一方面，還提出了一種多晶電阻，所述多晶電阻由上述任一項技術方案所述的多晶電阻的制造方法制作而成。

在制作多晶電阻時，通過在形成電阻條區域時只刻蝕多晶硅層，以及在生長頂層氮化硅層之后，對頂層氮化硅層和底層氮化硅層同時進行刻蝕，使得對氮化硅層的刻蝕只需一次工藝進行處理，避免了對頂層氮化硅層和底層氮化硅層分別進行刻蝕，省去了對氮化硅層的一次刻蝕和清洗工藝，節約了生產成本。

在傳統的制造工藝中，由于在刻蝕頂層氮化硅層的同時，也會將多晶硅層的接觸孔窗口刻開，因此在對多晶硅層進行刻蝕時，會造成多晶硅層的損傷。而通過刻蝕掉下臺面氮化硅層，以及下臺面氮化硅層下面的底層氮化硅層，保留上臺面氮化硅層，形成了兩層氮化硅層包圍多晶硅層的結構，使得在接觸孔的刻蝕過程中保護了多晶硅層，確保了多晶硅層的完整性，提高了電阻的穩定性。

通過以上技術方案，可以節約生產成本，同時確保了多晶硅層的完整性，提高了電阻的穩定性。

附圖說明

圖1示出了相關技術中多晶電阻的版面結構示意圖；

圖2示出了相關技術中多晶電阻的剖面結構示意圖；

圖3示出了根據本發明的實施例的多晶電阻的制造方法的示意流程圖；